SourcesNguồn tham khảo

Sources & further readingNguồn tham khảo

Every source the chapters cite, and a few worth reading next. A small number in the text, such as 2.3, points to the matching entry here: chapter 2, third source.

Toàn bộ nguồn mà các chương trích dẫn, cùng vài tài liệu nên đọc thêm. Mỗi con số nhỏ trong bài, chẳng hạn 2.3, dẫn tới mục tương ứng ở đây: chương 2, nguồn thứ ba.

Chapter 1Chương 1 Chips everywhere, and the switch that makes them workChip ở quanh ta, và chiếc công tắc giúp chúng hoạt động

  1. 1.1 U.S. Department of Commerce, Remarks by Secretary Gina M. Raimondo at the Intel groundbreaking in Newark, Ohio, 21 January 2022: more than 2,000 chips in the average electric car (commerce.gov)Bộ Thương mại Mỹ, phát biểu của Bộ trưởng Gina M. Raimondo tại lễ khởi công nhà máy Intel ở Newark, Ohio, ngày 21/1/2022: trung bình mỗi chiếc ô tô điện có hơn 2.000 con chip (commerce.gov)
  2. 1.2 GovTech, Will newly passed CHIPS Act help maintain EV momentum?, 2022: the White House figure of about 3,000 chips (govtech.com)GovTech, Will newly passed CHIPS Act help maintain EV momentum?, 2022: con số khoảng 3.000 con chip do Nhà Trắng đưa ra (govtech.com)
  3. 1.3 Computer History Museum, 1947: Invention of the Point-Contact Transistor (computerhistory.org)Bảo tàng Lịch sử Máy tính (Computer History Museum), 1947: Invention of the Point-Contact Transistor (computerhistory.org)
  4. 1.4 Computer History Museum, 1958: All semiconductor “Solid Circuit” is demonstrated; 1959: Practical monolithic integrated circuit concept patented; 1960: First planar integrated circuit is fabricated (computerhistory.org)Bảo tàng Lịch sử Máy tính, các mốc 1958 (mạch “Solid Circuit” của Kilby), 1959 (bằng sáng chế vi mạch nguyên khối) và 1960 (vi mạch phẳng đầu tiên) (computerhistory.org)
  5. 1.5 Veritasium, Why The First Computers Were Made Out Of Light Bulbs, YouTube (youtube.com)Veritasium, Why The First Computers Were Made Out Of Light Bulbs, YouTube (youtube.com)
  6. 1.6 A. Mason, ECE 410 lecture notes, chapter 12: Binary adder, half adder and full adder, Michigan State University (egr.msu.edu)A. Mason, bài giảng ECE 410, chương 12: mạch cộng nhị phân, mạch cộng bán phần và mạch cộng toàn phần, Đại học Michigan State (egr.msu.edu)
  7. 1.7 National Museum of the United States Army, ENIAC: 17,468 vacuum tubes, 150 kilowatts, more than 27 tons (thenmusa.org)Bảo tàng Quốc gia Quân đội Mỹ, ENIAC: 17.468 ống chân không, 150 kilowatt, hơn 27 tấn (thenmusa.org)
  8. 1.8 M. H. Weik, The ENIAC Story, Ordnance, 1961, via the U.S. Army Research Laboratory: the contract total of $486,804 and the dedication on 15 February 1946 (arl.army.mil)M. H. Weik, The ENIAC Story, tạp chí Ordnance, 1961, lưu tại Phòng thí nghiệm Nghiên cứu Quân đội Mỹ: tổng giá trị hợp đồng 486.804 đô la và lễ ra mắt ngày 15/2/1946 (arl.army.mil)
  9. 1.9 University of Pennsylvania Almanac, ENIAC’s 50th anniversary, 1996: 5,000 additions a second (almanac.upenn.edu)Đại học Pennsylvania, tập san Almanac, kỷ niệm 50 năm ENIAC, 1996: 5.000 phép cộng mỗi giây (almanac.upenn.edu)
  10. 1.10 Federal Reserve Bank of Minneapolis, Consumer Price Index, 1913 onward: annual averages used for the 1946 to 2024 conversion (minneapolisfed.org)Ngân hàng Dự trữ Liên bang Minneapolis, chỉ số giá tiêu dùng từ năm 1913: số liệu bình quân năm dùng để quy đổi từ 1946 sang 2024 (minneapolisfed.org)
  11. 1.11 Apple Newsroom, Apple introduces iPhone 16 and iPhone 16 Plus, 9 September 2024: starting price of $799 (apple.com)Apple Newsroom, Apple introduces iPhone 16 and iPhone 16 Plus, ngày 9/9/2024: giá khởi điểm 799 đô la (apple.com)

Chapter 2Chương 2 Why AI took off nowVì sao AI bùng nổ lúc này

  1. 2.1 Y. LeCun et al., Backpropagation applied to handwritten zip code recognition, Neural Computation 1(4), 1989Y. LeCun và cộng sự, Backpropagation applied to handwritten zip code recognition, Neural Computation 1(4), 1989
  2. 2.2 Y. LeCun, L. Bottou, Y. Bengio and P. Haffner, Gradient-based learning applied to document recognition, Proceedings of the IEEE 86(11), 1998, pp. 2278 to 2324: a convolutional network reading bank cheques commercially (doi.org)Y. LeCun, L. Bottou, Y. Bengio và P. Haffner, Gradient-based learning applied to document recognition, Proceedings of the IEEE 86(11), 1998, tr. 2278 đến 2324: một mạng CNN đọc séc ngân hàng trong ứng dụng thương mại (doi.org)
  3. 2.3 A. Krizhevsky, I. Sutskever and G. E. Hinton, ImageNet classification with deep convolutional neural networks, NeurIPS 2012: two GTX 580 GPUs, five to six days of trainingA. Krizhevsky, I. Sutskever và G. E. Hinton, ImageNet classification with deep convolutional neural networks, NeurIPS 2012: hai GPU GTX 580, năm đến sáu ngày training
  4. 2.4 NVIDIA, What is CUDA?, NVIDIA blog, 2012: CUDA launched in 2006 (blogs.nvidia.com)NVIDIA, What is CUDA?, blog NVIDIA, 2012: CUDA ra mắt năm 2006 (blogs.nvidia.com)
  5. 2.5 OpenAI, Introducing ChatGPT, 30 November 2022 (openai.com)OpenAI, Introducing ChatGPT, 30/11/2022 (openai.com)
  6. 2.6 Model sizes: A. Radford et al., Language models are unsupervised multitask learners, 2019 (GPT-2); T. Brown et al., Language models are few-shot learners, 2020 (GPT-3); R. Thoppilan et al., LaMDA: language models for dialog applications, 2022; Meta, Llama 3.1 model announcement; DeepSeek, DeepSeek-R1 model card: a mixture-of-experts model, 671 billion parameters, 37 billion activated (huggingface.co)Kích thước mô hình: A. Radford và cộng sự, Language models are unsupervised multitask learners, 2019 (GPT-2); T. Brown và cộng sự, Language models are few-shot learners, 2020 (GPT-3); R. Thoppilan và cộng sự, LaMDA: language models for dialog applications, 2022; Meta, thông báo ra mắt Llama 3.1; DeepSeek, thẻ mô hình DeepSeek-R1: mô hình mixture-of-experts, 671 tỷ tham số, 37 tỷ tham số được kích hoạt (huggingface.co)
  7. 2.7 Moonshot AI, Kimi-K2-Instruct model card: 1 trillion total parameters, 32 billion activated (huggingface.co)Moonshot AI, thẻ mô hình Kimi-K2-Instruct: tổng cộng 1 nghìn tỷ tham số, 32 tỷ tham số được kích hoạt (huggingface.co)
  8. 2.8 OpenAI, GPT-4 technical report, 2023, section 2: no details of model size (arxiv.org)OpenAI, GPT-4 technical report, 2023, mục 2: không công bố kích thước mô hình (arxiv.org)
  9. 2.9 Meta AI, Introducing Llama 3.1, July 2024: over 16,000 H100 GPUs and over 15 trillion tokens (ai.meta.com)Meta AI, Introducing Llama 3.1, tháng 7/2024: hơn 16.000 GPU H100 và hơn 15 nghìn tỷ token (ai.meta.com)
  10. 2.10 Stanford HAI, AI Index Report 2024: estimated training compute costs (hai.stanford.edu)Stanford HAI, AI Index Report 2024: ước tính chi phí tính toán để training mô hình (hai.stanford.edu)

Chapter 3Chương 3 What an AI application runs onỨng dụng AI chạy trên những gì

  1. 3.1 NVIDIA, HGX platform: HGX B200 memory and NVLink figures (nvidia.com)NVIDIA, nền tảng HGX: bộ nhớ và NVLink của HGX B200 (nvidia.com)
  2. 3.2 NVIDIA, DGX H100/H200 user guide: 640 GB and 1,128 GB of total GPU memory, 900 GB/s GPU-to-GPU (docs.nvidia.com)NVIDIA, hướng dẫn sử dụng DGX H100/H200: tổng bộ nhớ GPU 640 GB và 1.128 GB, kết nối GPU với GPU 900 GB/s (docs.nvidia.com)
  3. 3.3 NVIDIA, DGX B200: 1,440 GB total, 64 TB/s of memory bandwidth, 14.4 TB/s NVLink, about 14.3 kW maximum (nvidia.com)NVIDIA, DGX B200: tổng 1.440 GB, băng thông bộ nhớ 64 TB/s, NVLink 14,4 TB/s, công suất tối đa khoảng 14,3 kW (nvidia.com)
  4. 3.4 NVIDIA, A100, H100 and H200 Tensor Core GPU product pages: per-GPU memory, bandwidth and NVLink (A100, H100, H200)NVIDIA, trang sản phẩm GPU A100, H100 và H200: bộ nhớ, băng thông và NVLink của từng GPU (A100, H100, H200)
  5. 3.5 Micron, High-bandwidth memory (HBM): DRAM dies stacked and joined by thousands of through-silicon vias, placed beside the CPU or GPU in one package (micron.com)Micron, High-bandwidth memory (HBM): các die DRAM xếp chồng, nối với nhau bằng hàng nghìn đường dẫn xuyên silicon, đặt cạnh CPU hoặc GPU trong cùng một package (micron.com)
  6. 3.6 NVIDIA, Virtual GPU Software User Guide: time-sliced and MIG-backed virtual GPUs (docs.nvidia.com)NVIDIA, Virtual GPU Software User Guide: GPU ảo chia sẻ theo thời gian và GPU ảo dựa trên MIG (docs.nvidia.com)
  7. 3.7 NVIDIA, Multi-Instance GPU: up to seven isolated instances per GPU (nvidia.com)NVIDIA, Multi-Instance GPU: chia một GPU thành tối đa bảy phần độc lập (nvidia.com)

Chapter 4Chương 4 CPU vs GPUCPU và GPU khác nhau ở đâu

  1. 4.1 O. Lawlor, Out of Order Execution and Register Renaming, CS 441 lecture notes, University of Alaska Fairbanks, 2011: CPUs run instructions in any order that gives the same result, looking far ahead in the program (cs.uaf.edu)O. Lawlor, Out of Order Execution and Register Renaming, bài giảng môn CS 441, Đại học Alaska Fairbanks, 2011: CPU chạy lệnh theo bất kỳ thứ tự nào cho cùng kết quả, nhìn trước khá xa trong chương trình (cs.uaf.edu)
  2. 4.2 Intel, Intel Xeon 6+ processors: up to 288 Efficient-cores per socket (intel.com)Intel, Intel Xeon 6+ processors: tới 288 lõi Efficient-core trên mỗi socket (intel.com)
  3. 4.3 John L. Hennessy and David A. Patterson, Computer Architecture: A Quantitative Approach, Morgan Kaufmann: the standard textbook on caches, branch prediction and processor designJohn L. Hennessy và David A. Patterson, Computer Architecture: A Quantitative Approach, Morgan Kaufmann: giáo trình kinh điển về cache, branch prediction và thiết kế bộ xử lý
  4. 4.4 NVIDIA, CUDA C++ Programming Guide, release 12.8, section 1.1, The Benefits of Using GPUs: a GPU devotes more transistors to data processing than to data caching and flow control, and hides memory access latencies with computation instead of relying on large caches (docs.nvidia.com)NVIDIA, CUDA C++ Programming Guide, bản 12.8, mục 1.1, The Benefits of Using GPUs: GPU dành nhiều transistor cho xử lý dữ liệu hơn là cho cache và điều khiển luồng chương trình, và che độ trễ truy cập bộ nhớ bằng tính toán thay vì trông vào cache lớn (docs.nvidia.com)
  5. 4.5 NVIDIA, CUDA C Programming Guide, version 9.1, 2018, figure 3, The GPU Devotes More Transistors to Data Processing: the CPU and GPU block diagram that plate 4.1 redraws in concept (docs.nvidia.com)NVIDIA, CUDA C Programming Guide, bản 9.1, 2018, hình 3, The GPU Devotes More Transistors to Data Processing: sơ đồ khối CPU và GPU mà hình 4.1 vẽ lại theo ý tưởng (docs.nvidia.com)

Chapter 5Chương 5 Why GPUs won AIVì sao GPU thắng thế trong AI

  1. 5.1 NVIDIA Technical Blog, NVIDIA Hopper Architecture In-Depth, 22 March 2022: H100 SXM5 with 132 SMs, 128 FP32 CUDA cores per SM (16,896 in all), four Tensor Cores per SM (528 in all), FP8 at four times the A100 rate per SM, five HBM3 stacks and 3 TB/s of memory bandwidth (developer.nvidia.com)NVIDIA Technical Blog, NVIDIA Hopper Architecture In-Depth, ngày 22/3/2022: H100 SXM5 có 132 SM, mỗi SM 128 CUDA core FP32 (tổng 16.896), bốn Tensor Core mỗi SM (tổng 528), FP8 nhanh gấp bốn lần A100 trên mỗi SM, năm chồng HBM3 và băng thông bộ nhớ 3 TB/s (developer.nvidia.com)
  2. 5.2 Intel, Intel Xeon 6+ processors: up to 288 Efficient-cores per socket (intel.com)Intel, Intel Xeon 6+ processors: tới 288 lõi Efficient-core trên mỗi socket (intel.com)
  3. 5.3 Micron, High-bandwidth memory (HBM): DRAM dies stacked and joined by thousands of through-silicon vias, a 1024-bit interface sixteen times wider than a DDR5 module, placed beside the CPU or GPU in one package (micron.com)Micron, High-bandwidth memory (HBM): các die DRAM xếp chồng, nối với nhau qua hàng nghìn through-silicon via, giao diện 1024 bit rộng gấp mười sáu lần một thanh DDR5, đặt cạnh CPU hoặc GPU trong cùng một package (micron.com)
  4. 5.4 NVIDIA, Our History: Innovations Over the Years: founded on 5 April 1993 to bring 3D graphics to gaming and multimedia; the CUDA architecture unveiled in 2006 (nvidia.com)NVIDIA, Our History: Innovations Over the Years: thành lập ngày 5/4/1993 để đưa đồ họa 3D vào trò chơi và đa phương tiện; kiến trúc CUDA ra mắt năm 2006 (nvidia.com)
  5. 5.5 The Register, Nvidia launches CUDA, 8 November 2006 (theregister.com)The Register, Nvidia launches CUDA, ngày 8/11/2006 (theregister.com)
  6. 5.6 NVIDIA, CUDA C++ Programming Guide, release 12.8, chapter 1: CUDA as a general-purpose platform programmed in C++ (docs.nvidia.com)NVIDIA, CUDA C++ Programming Guide, bản 12.8, chương 1: CUDA là nền tảng đa dụng, lập trình bằng C++ (docs.nvidia.com)
  7. 5.7 M. D. Sinclair, P. Ranganathan, G. Upasani, A. Sampson, D. Patterson, R. Jain, N. Parthasarathy and S. Shah, Fifty Years of the International Symposium on Computer Architecture: A Data-Driven Retrospective, IEEE Micro 43(6), 2023, pp. 109 to 124 (doi.org); extended version: Fifty Years of ISCA: A data-driven retrospective on key trends, arXiv 2306.03964, source of plates 5.1 and 5.2 (arxiv.org)M. D. Sinclair, P. Ranganathan, G. Upasani, A. Sampson, D. Patterson, R. Jain, N. Parthasarathy và S. Shah, Fifty Years of the International Symposium on Computer Architecture: A Data-Driven Retrospective, IEEE Micro 43(6), 2023, tr. 109 đến 124 (doi.org); bản mở rộng: Fifty Years of ISCA: A data-driven retrospective on key trends, arXiv 2306.03964, nguồn của hình 5.1 và 5.2 (arxiv.org)
  8. 5.8 UC Santa Cruz Silicon Valley Extension, Physical Design Flow From Netlist to GDSII (course description): the RTL-to-GDSII flow from synthesis through floorplanning, placement, clock-tree synthesis, routing, static timing analysis and physical verification to tape-out (ucsc-extension.edu)UC Santa Cruz Silicon Valley Extension, Physical Design Flow From Netlist to GDSII (mô tả khóa học): quy trình từ RTL tới GDSII, gồm synthesis, floorplanning, placement, clock-tree synthesis, routing, phân tích timing tĩnh và physical verification, cho tới tape-out (ucsc-extension.edu)
  9. 5.9 Synopsys, What is Design for Test (DFT)?: scan chains and self-test circuits added to a design so each chip can be tested after manufacturing (synopsys.com)Synopsys, What is Design for Test (DFT)?: scan chain và mạch tự kiểm tra được thêm vào thiết kế để kiểm tra từng con chip sau khi sản xuất (synopsys.com)

Chapter 6Chương 6 How a chip is builtChip được làm ra thế nào

  1. 6.1 MIT Technology Review, Making Wiring That Doesn’t Trip Up Computer Chips, 10 July 2012: today’s chips contain about 100 kilometres of copper wiring (technologyreview.com)MIT Technology Review, Making Wiring That Doesn’t Trip Up Computer Chips, ngày 10/7/2012: chip ngày nay chứa khoảng 100 cây số dây đồng (technologyreview.com)
  2. 6.2 G. Zaidan and S. Saini, How are microchips made?, TED-Ed: the interconnect film and its ten or more stacked levels of copper (ed.ted.com)G. Zaidan và S. Saini, How are microchips made?, TED-Ed: đoạn phim về interconnect và các tầng dây đồng xếp chồng, từ mười tầng trở lên (ed.ted.com)
  3. 6.3 Intel Foundry, Intel 18A: PowerVia backside power delivery moves power wiring to the back of the die; the process is in high-volume production (intel.com)Intel Foundry, Intel 18A: PowerVia, tức backside power delivery, chuyển hệ dây cấp điện ra mặt sau của die; quy trình này đang sản xuất hàng loạt (intel.com)
  4. 6.4 Intel, The Making of a Chip with 22nm/3D Transistors, 2012: the manufacturing film and plate 6.1 (youtube.com)Intel, The Making of a Chip with 22nm/3D Transistors, 2012: đoạn phim về quy trình sản xuất và hình 6.1 (youtube.com)
  5. 6.5 Semiconductor Engineering, Battling Fab Cycle Times, 2017: 600 to 1,000 or more steps for an advanced logic process (semiengineering.com)Semiconductor Engineering, Battling Fab Cycle Times, 2017: từ 600 đến hơn 1.000 bước cho một quy trình logic tiên tiến (semiengineering.com)
  6. 6.6 Semiconductor Industry Association, Chipmakers are ramping up production to address semiconductor shortage. Here’s why that takes time: up to 1,400 process steps (semiconductors.org)Hiệp hội Công nghiệp Bán dẫn Hoa Kỳ (SIA), Chipmakers are ramping up production to address semiconductor shortage. Here’s why that takes time: tới 1.400 bước quy trình (semiconductors.org)
  7. 6.7 ASML, 6 crucial steps in semiconductor manufacturing: deposition, photoresist coating, lithography (lenses in DUV systems, mirrors in EUV systems), developing the resist, etch and ion implantation, plus measurement and inspection (asml.com)ASML, 6 crucial steps in semiconductor manufacturing: lắng đọng, phủ chất cản quang, quang khắc (máy DUV dùng thấu kính, máy EUV dùng gương), tráng rửa lớp cản quang, khắc và cấy ion, cùng các bước đo lường và kiểm tra (asml.com)
  8. 6.8 Clarkson University, Center for Advanced Materials Processing, Chemical-Mechanical Planarization (CMP) Research: CMP and the flat surfaces multilevel wiring needs (clarkson.edu)Đại học Clarkson, Trung tâm Xử lý Vật liệu Tiên tiến, Chemical-Mechanical Planarization (CMP) Research: CMP và những bề mặt phẳng mà hệ dây nhiều tầng đòi hỏi (clarkson.edu)
  9. 6.9 University of Southampton Nanofabrication Centre, Annealing: repairing implantation damage, densifying deposited insulators and diffusing dopants (southampton-nanofab.com)Trung tâm Chế tạo Nano, Đại học Southampton, Annealing: chữa hư hại sau cấy ion, làm chặt lớp cách điện đã lắng đọng và khuếch tán tạp chất (southampton-nanofab.com)
  10. 6.10 Gordon E. Moore, Cramming more components onto integrated circuits, Electronics 38(8), 1965, and Progress in digital integrated electronics, IEEE International Electron Devices Meeting, 1975Gordon E. Moore, Cramming more components onto integrated circuits, Electronics 38(8), 1965, và Progress in digital integrated electronics, IEEE International Electron Devices Meeting, 1975
  11. 6.11 Our World in Data, Moore’s law: The number of transistors per microprocessor, data from K. Rupp, Microprocessor Trend Data (2022), CC BY 4.0: the highest count on one chip in each year, drawn in plate 6.2 (ourworldindata.org)Our World in Data, Moore’s law: The number of transistors per microprocessor, số liệu của K. Rupp, Microprocessor Trend Data (2022), CC BY 4.0: số transistor cao nhất trên một chip của từng năm, vẽ lại ở hình 6.2 (ourworldindata.org)
  12. 6.12 NVIDIA Newsroom, NVIDIA Blackwell Platform Arrives to Power a New Era of Computing, 18 March 2024: 208 billion transistors on two reticle-limit dies, made on a custom TSMC 4NP process (nvidianews.nvidia.com)NVIDIA Newsroom, NVIDIA Blackwell Platform Arrives to Power a New Era of Computing, ngày 18/3/2024: 208 tỷ transistor trên hai die có kích thước chạm giới hạn reticle, sản xuất trên quy trình 4NP tùy biến của TSMC (nvidianews.nvidia.com)

Chapter 7Chương 7 Why a fab costs a fortuneVì sao nhà máy chip đắt đỏ

  1. 7.1 TSMC, TSMC Intends to Expand Its Investment in the United States to US$165 Billion to Power the Future of AI, 4 March 2025 (pr.tsmc.com): the Arizona investmentTSMC, TSMC Intends to Expand Its Investment in the United States to US$165 Billion to Power the Future of AI, 4/3/2025 (pr.tsmc.com): khoản đầu tư ở Arizona
  2. 7.2 U.S. General Services Administration, Federal Standard 209E, Airborne Particulate Cleanliness Classes in Cleanrooms and Clean Zones, 1992, Table I: the class 10 and class 100 limits (the standard was cancelled in 2001 and replaced by ISO 14644-1)Cơ quan Quản lý Dịch vụ chung Hoa Kỳ (GSA), Federal Standard 209E, Airborne Particulate Cleanliness Classes in Cleanrooms and Clean Zones, 1992, Bảng I: giới hạn của class 10 và class 100 (tiêu chuẩn này bị bãi bỏ năm 2001, thay bằng ISO 14644-1)
  3. 7.3 ASML, EUV lithography systems (asml.com): 13.5 nm light, 13 nm and 8 nm resolutionASML, EUV lithography systems (asml.com): ánh sáng 13,5 nm, độ phân giải 13 nm và 8 nm
  4. 7.4 Steven M. George, Atomic Layer Deposition: An Overview, Chemical Reviews 110(1), 111-131, 2010, doi:10.1021/cr900056b (doi.org): how ALD worksSteven M. George, Atomic Layer Deposition: An Overview, Chemical Reviews 110(1), 111-131, 2010, doi:10.1021/cr900056b (doi.org): nguyên lý của ALD
  5. 7.5 Samsung Electronics, Samsung Begins Chip Production Using 3nm Process Technology With GAA Architecture, 30 June 2022 (news.samsung.com): the first gate-all-around transistors in productionSamsung Electronics, Samsung Begins Chip Production Using 3nm Process Technology With GAA Architecture, 30/6/2022 (news.samsung.com): những transistor gate-all-around đầu tiên đi vào sản xuất
  6. 7.6 TSMC, 2nm technology (tsmc.com): N2, TSMC’s first nanosheet process, in volume production from the fourth quarter of 2025TSMC, 2nm technology (tsmc.com): N2, quy trình nanosheet đầu tiên của TSMC, sản xuất hàng loạt từ quý IV/2025
  7. 7.7 Lynn Verschueren and Geert Hellings, Outer wall forksheet to bridge nanosheet and CFET device architectures in the logic technology roadmap, imec, 2025 (imec-int.com): the A10 and A7 nodesLynn Verschueren và Geert Hellings, Outer wall forksheet to bridge nanosheet and CFET device architectures in the logic technology roadmap, imec, 2025 (imec-int.com): các node A10 và A7
  8. 7.8 Naoto Horiguchi and Zsolt Tokei, A view on the logic technology roadmap, imec, 2020 (imec-int.com): FinFET, nanosheet, forksheet and CFET, and the new materials they call forNaoto Horiguchi và Zsolt Tokei, A view on the logic technology roadmap, imec, 2020 (imec-int.com): FinFET, nanosheet, forksheet, CFET và những vật liệu mới mà chúng đòi hỏi
  9. 7.9 Semiconductor Industry Association, Chipmakers Are Ramping Up Production to Address Semiconductor Shortage. Here’s Why that Takes Time, 2021 (semiconductors.org): cycle time and the number of process stepsHiệp hội Công nghiệp Bán dẫn Hoa Kỳ (SIA), Chipmakers Are Ramping Up Production to Address Semiconductor Shortage. Here’s Why that Takes Time, 2021 (semiconductors.org): thời gian sản xuất và số bước quy trình

Chapter 8Chương 8 Where the chip industry goes nextNgành chip sẽ đi về đâu

  1. 8.1 Arm, Arm Architecture (arm.com): Arm’s architecture specifications are licensed to partners who build compliant chips on themArm, Arm Architecture (arm.com): đặc tả kiến trúc của Arm được cấp phép cho các đối tác, những người làm ra chip tuân theo đặc tả ấy
  2. 8.2 RISC-V International, About RISC-V (riscv.org): the 2010 start at UC Berkeley, and the open, royalty-free instruction setRISC-V International, About RISC-V (riscv.org): khởi đầu năm 2010 tại UC Berkeley, và instruction set mở, miễn phí bản quyền
  3. 8.3 Synopsys, DSO.ai (synopsys.com): reinforcement learning that searches chip-design choices for power, performance and area, launched in 2020Synopsys, DSO.ai (synopsys.com): học tăng cường dò tìm các lựa chọn thiết kế chip theo điện năng, hiệu năng và diện tích, ra mắt năm 2020
  4. 8.4 Iuliana Radu, Five good reasons, three major challenges for introducing 2D materials into logic, imec, 2021 (imec-int.com): 2D channel materials, still in researchIuliana Radu, Five good reasons, three major challenges for introducing 2D materials into logic, imec, 2021 (imec-int.com): vật liệu 2D làm kênh dẫn, vẫn đang được nghiên cứu
  5. 8.5 TSMC, TSMC and Broadcom Enhance the CoWoS Platform with World’s First 2X Reticle Size Interposer, 3 March 2020 (pr.tsmc.com): several logic dies and memory stacks in one package, on a base twice the area one lithography exposure can printTSMC, TSMC and Broadcom Enhance the CoWoS Platform with World’s First 2X Reticle Size Interposer, 3/3/2020 (pr.tsmc.com): nhiều die logic và chồng bộ nhớ trong cùng một package, trên một đế rộng gấp đôi diện tích mà một lần phơi sáng quang khắc in được
  6. 8.6 IEEE, International Roadmap for Devices and Systems, 2022 Update, More Moore, Table MM-7 (irds.ieee.org): node labels set against gate pitch and metal pitchIEEE, International Roadmap for Devices and Systems, 2022 Update, More Moore, Bảng MM-7 (irds.ieee.org): nhãn node đặt cạnh bước cổng (gate pitch) và bước dây kim loại (metal pitch)
  7. 8.7 National Institute of Standards and Technology, Quantum Computing Explained (nist.gov): what quantum computers are for, and why they will not replace ordinary computersViện Tiêu chuẩn và Công nghệ Quốc gia Hoa Kỳ (NIST), Quantum Computing Explained (nist.gov): máy tính lượng tử dùng vào việc gì, và vì sao chúng không thay thế máy tính thông thường
  8. 8.8 NVIDIA, NVIDIA Announces Spectrum-X Photonics, Co-Packaged Optics Networking Switches to Scale AI Factories to Millions of GPUs, 18 March 2025 (nvidianews.nvidia.com): network switches with co-packaged opticsNVIDIA, NVIDIA Announces Spectrum-X Photonics, Co-Packaged Optics Networking Switches to Scale AI Factories to Millions of GPUs, 18/3/2025 (nvidianews.nvidia.com): bộ chuyển mạch mạng có linh kiện quang đóng gói chung với chip
  9. 8.9 imec, Optical interconnect research program (imec-int.com): what optical links offer, and what bringing them to the processor demandsimec, Optical interconnect research program (imec-int.com): ưu điểm của kết nối quang, và những đòi hỏi khi đưa nó đến sát bộ xử lý
  10. 8.10 Intel, What Is Intel Advanced Matrix Extensions (Intel AMX)? (intel.com), and Intel Launches 4th Gen Xeon Scalable Processors, 10 January 2023 (intc.com)Intel, What Is Intel Advanced Matrix Extensions (Intel AMX)? (intel.com), và Intel Launches 4th Gen Xeon Scalable Processors, 10/1/2023 (intc.com)

Chapter 9Chương 9 Starting a career in chipsBước vào ngành chip

  1. 9.1 The University of Texas at Austin, Master’s of Semiconductor Science and Engineering (cockrell.utexas.edu): synthesis, physical design, timing analysis and verification, open to graduates in chemistry, physics or engineeringĐại học Texas tại Austin, Master’s of Semiconductor Science and Engineering (cockrell.utexas.edu): tổng hợp mạch, thiết kế vật lý, phân tích timing và kiểm chứng, nhận người tốt nghiệp hóa học, vật lý hoặc kỹ thuật
  2. 9.2 Texas A&M University, Master of Science in Microelectronics and Semiconductors (engineering.tamu.edu): analog and mixed-signal design, digital design and verification, devices and manufacturingĐại học Texas A&M, Master of Science in Microelectronics and Semiconductors (engineering.tamu.edu): thiết kế mạch analog và tín hiệu hỗn hợp, thiết kế và kiểm chứng mạch số, linh kiện và sản xuất
  3. 9.3 Purdue University, Jobs and Career Outlook for Semiconductor Engineers (engineering.purdue.edu): process, device, integration and product engineersĐại học Purdue, Jobs and Career Outlook for Semiconductor Engineers (engineering.purdue.edu): kỹ sư quy trình, linh kiện, tích hợp và sản phẩm
  4. 9.4 Oregon State University, What engineering is best for the semiconductor industry? (engineering.oregonstate.edu): design, test, process, yield and device roles, and the degrees that lead to eachĐại học Bang Oregon, What engineering is best for the semiconductor industry? (engineering.oregonstate.edu): các vị trí thiết kế, kiểm thử, quy trình, yield và linh kiện, cùng những ngành học dẫn tới từng vị trí
  5. 9.5 Intel, Intel presents P6 microarchitecture details, press release, 16 February 1995: the P6 and its 1995 arrival in computersIntel, Intel presents P6 microarchitecture details, thông cáo báo chí, 16/2/1995: kiến trúc P6 và việc nó có mặt trên máy tính từ năm 1995
  6. 9.6 Robert P. Colwell, The Pentium Chronicles: The People, Passion, and Politics Behind Intel’s Landmark Chips, Wiley-IEEE Computer Society Press, 2005 (wiley.com)Robert P. Colwell, The Pentium Chronicles: The People, Passion, and Politics Behind Intel’s Landmark Chips, Wiley-IEEE Computer Society Press, 2005 (wiley.com)
  7. 9.7 John L. Hennessy and David A. Patterson, Computer Architecture: A Quantitative Approach, 6th edition, Morgan Kaufmann, 2017 (elsevier.com)John L. Hennessy và David A. Patterson, Computer Architecture: A Quantitative Approach, ấn bản thứ 6, Morgan Kaufmann, 2017 (elsevier.com)
  8. 9.8 D. Kahng and S. M. Sze, A Floating Gate and its Application to Memory Devices, Bell System Technical Journal 46(6), 1288-1295, 1967 (archive.org); Computer History Museum, 1971: Reusable semiconductor ROM introduced (computerhistory.org)D. Kahng và S. M. Sze, A Floating Gate and its Application to Memory Devices, Bell System Technical Journal 46(6), 1288-1295, 1967 (archive.org); Bảo tàng Lịch sử Máy tính (Computer History Museum), 1971: Reusable semiconductor ROM introduced (computerhistory.org)
  9. 9.9 Simon M. Sze, Yiming Li and Kwok K. Ng, Physics of Semiconductor Devices, 4th edition, Wiley, 2021 (wiley.com)Simon M. Sze, Yiming Li và Kwok K. Ng, Physics of Semiconductor Devices, ấn bản thứ 4, Wiley, 2021 (wiley.com)
  10. 9.10 James D. Plummer, Michael D. Deal and Peter B. Griffin, Silicon VLSI Technology: Fundamentals, Practice and Modeling, Prentice Hall, 2000, ISBN 978-0-13-085037-9James D. Plummer, Michael D. Deal và Peter B. Griffin, Silicon VLSI Technology: Fundamentals, Practice and Modeling, Prentice Hall, 2000, ISBN 978-0-13-085037-9
  11. 9.11 Adam Grant, Originals: How Non-Conformists Move the World, Viking, 2016Adam Grant, Originals: How Non-Conformists Move the World, Viking, 2016