Stop 4: packaging and testChặng 4: đóng gói và kiểm thử chip

A finished wafer of A17 Pros holds hundreds of processors, and not one of them could go into a phone yet. Each is a bare sliver of silicon, with no protection, no way to shed heat and no connections a circuit board can reach. Packaging gives it all three, and testing makes sure it works before it ships.

Một tấm wafer A17 Pro đã chế tạo xong chứa hàng trăm bộ xử lý, nhưng chưa con nào lắp được vào điện thoại. Mỗi con chip vẫn chỉ là một mảnh silicon trần: chưa có lớp bảo vệ, chưa có cách tản nhiệt, cũng chưa có chân nối nào để gắn lên bo mạch. Đóng gói mang lại cho nó cả ba thứ ấy, còn kiểm thử bảo đảm con chip chạy đúng trước khi xuất xưởng.

In this chapter

Trong chương này

• What a package does for a bare chip, and how the A17 Pro is packaged
• The tests a chip passes before and after it is packaged
• Why packaging needs only micrometre precision, and far less money to start
• How chips from different makers now share one package
• Why TSMC’s packaging capacity for AI chips cannot meet demand
• What this stop earns

• Phần đóng gói làm được gì cho một con chip trần, và con chip A17 Pro được đóng gói ra sao
• Những lần kiểm thử con chip phải qua, trước và sau khi đóng gói
• Vì sao đóng gói chỉ cần độ chính xác cỡ micromet, và cần ít vốn hơn nhiều để bắt đầu
• Chip do nhiều hãng khác nhau làm ra nay cùng nằm trong một package như thế nào
• Vì sao công suất đóng gói chip AI của TSMC không đáp ứng nổi nhu cầu
• Giá trị kinh tế được tạo ra ở công đoạn này

What packaging does

Đóng gói chip để làm gì

Cut out of the wafer, each copy of the chip is a die. Packaging usually mounts the die on a substrate, a small multilayer circuit board that carries its signals and power out to the phone’s main board, adds parts such as capacitors, and seals it all in a protective case. The package does more than hold the die. A chip working hard at high speed gets hot, and the package draws the heat away; it also shields the die from knocks and bending.

Wafer được cắt rời thành từng mảnh, mỗi mảnh mang một bản của con chip và được gọi là một die. Thông thường, khâu đóng gói gắn die lên một substrate (đế), tức một tấm mạch nhỏ nhiều lớp dẫn tín hiệu và điện năng của die ra bo mạch chính của điện thoại. Sau đó người ta gắn thêm các linh kiện như tụ điện, rồi bọc kín tất cả trong một lớp bảo vệ. Phần đóng gói không chỉ để giữ die. Con chip chạy hết công suất ở tần số cao sẽ rất nóng, và phần đóng gói giúp đưa nhiệt ra ngoài; nó còn che chắn die khỏi va đập và cong vênh.

Packaging is the last manufacturing step before a chip reaches the market. Some chipmakers do it in their own plants; others hand it to an OSAT, a company that packages and tests other firms’ chips for a fee, the way a foundry makes them. The largest are ASE in Taiwan, Amkor in the United States and JCET in China.^6.1

Đóng gói là công đoạn sản xuất cuối cùng trước khi con chip ra thị trường. Có hãng chip tự làm ở nhà máy của mình; có hãng giao cho một OSAT, tức công ty nhận đóng gói và kiểm thử chip thuê cho các hãng khác, giống như một foundry nhận sản xuất chip thuê. Lớn nhất là ASE ở Đài Loan, Amkor ở Mỹ và JCET ở Trung Quốc.^6.1

The A17 Pro stays with TSMC for this step. TSMC packages it in its own InFO-PoP package, short for integrated fan-out, package on package: the phone’s 8 GB of DRAM memory, in a package of its own from the memory maker, sits stacked on top of the processor’s package, which saves space and keeps the phone thin.^{6.2, 6.3} TSMC has shipped InFO packages in volume since 2016.^6.4

Ở khâu này, con chip A17 Pro vẫn do TSMC đảm nhận. TSMC đóng gói nó bằng InFO-PoP (integrated fan-out, package on package), kiểu đóng gói do chính TSMC phát triển. Bộ nhớ DRAM 8 GB của điện thoại nằm trong một package (phần đóng gói của chip) riêng do hãng chip nhớ làm, rồi được xếp chồng ngay trên package của bộ xử lý, vừa tiết kiệm chỗ vừa giúp máy mỏng.^{6.2, 6.3} TSMC đã sản xuất hàng loạt package InFO từ năm 2016.^6.4

Testing chips before and after packaging

Kiểm thử chip trước và sau khi đóng gói

Most chips are tested at least twice, and samples are tested harder still. Testing before packaging saves money, because a faulty die found on the wafer is never packaged; testing afterwards catches anything packaging itself has broken.

Hầu hết chip được kiểm thử ít nhất hai lần, và một số mẫu còn bị thử khắt khe hơn nữa. Kiểm thử trước khi đóng gói giúp tiết kiệm tiền, vì die hỏng đã bị phát hiện ngay trên wafer thì không phải đóng gói; kiểm thử sau khi đóng gói bắt được những lỗi do chính khâu đóng gói gây ra.

The testers are machines too, sold by equipment makers such as Advantest and Teradyne.

Máy kiểm thử cũng là một loại thiết bị, do các hãng như Advantest và Teradyne bán ra.

Packaging needs only micrometre precision, not nanometre

Đóng gói chip chỉ cần độ chính xác cỡ micromet, không phải nanomet

A leading-edge fab prints patterns measured in nanometres. Packaging works about a thousand times coarser, in micrometres: the connections between a chip and its package, or between two chips, are spaced tens of micrometres apart, and under 10 µm with the newest method, hybrid bonding, whose dies must line up to about 0.1 µm.^{6.5, 6.6} For most packages there are fewer steps, too, so the tools are simpler and far cheaper.

Một nhà máy sản xuất chip (fab) ở mức leading-edge (tiên tiến nhất) “in” những hình mẫu tính bằng nanomet. Đóng gói chỉ cần độ chính xác tính bằng micromet (µm), thấp hơn chừng một nghìn lần: các mối nối từ con chip ra phần đóng gói, hay giữa hai con chip với nhau, cách nhau vài chục micromet, và dưới 10 µm với phương pháp mới nhất là hybrid bonding. Riêng hybrid bonding còn đòi các die phải căn thẳng hàng tới khoảng 0,1 µm.^{6.5, 6.6} Phần lớn các kiểu đóng gói cũng cần ít công đoạn hơn, nên máy móc đơn giản và rẻ hơn nhiều.

One machine shows the gap. The EUV lithography scanner of chapter 5 costs about US$180 million, and the newest High-NA model about US$380 million (2025).^6.10 That is more than the whole second phase of CT Semiconductor’s packaging-and-test plant in Bình Dương (now part of Ho Chi Minh City), begun in 2025 for nearly US$100 million with its clean room, tools and software.^{6.8, 6.11} The entry barrier, what it takes to get in, is far lower in packaging than in a fab.

Một cỗ máy đủ cho thấy khoảng cách ấy. Máy quang khắc EUV đã nói ở chương 5 có giá khoảng 180 triệu USD, còn mẫu High-NA mới nhất khoảng 380 triệu USD (2025).^6.10 Số tiền ấy còn lớn hơn toàn bộ giai đoạn 2 của nhà máy đóng gói và kiểm thử mà CT Semiconductor xây ở Bình Dương (nay thuộc TP. Hồ Chí Minh): khởi công năm 2025, gần 100 triệu USD, gồm cả phòng sạch, máy móc và phần mềm.^{6.8, 6.11} Vì vậy, ở mảng đóng gói, rào cản gia nhập (những gì phải bỏ ra để bước chân vào ngành) thấp hơn hẳn so với fab.

Advanced packaging joins several chiplets in one package

Đóng gói tiên tiến ghép nhiều chiplet vào cùng một package

Traditional packaging usually puts one die in each package, joined by methods in use for decades. Advanced packaging goes further. Its connections are far denser, and it often places several dies side by side, or stacks them, very close together in one package, so that they work almost as one chip. It builds on traditional packaging, which carries on beside it, and it borrows processes from the fab, such as depositing thin films, carried out at micrometre precision, and finer still for hybrid bonding.

Đóng gói truyền thống thường đặt mỗi die vào một package riêng, nối bằng những phương pháp đã dùng hàng chục năm. Đóng gói tiên tiến (advanced packaging) đi xa hơn: mối nối dày đặc hơn nhiều, và nó thường đặt nhiều die cạnh nhau, hoặc xếp chồng lên nhau, thật sát trong cùng một package, để chúng hoạt động gần như một con chip duy nhất. Đóng gói tiên tiến là bước tiếp theo của đóng gói truyền thống, và hai cách làm vẫn song hành. Nó mượn một số quy trình của fab, như lắng đọng màng mỏng, và làm ở độ chính xác micromet, còn cao hơn nữa với hybrid bonding.

It matters because of the cost of each new node, which chapter 5 showed rising at every step. Making every part of a big chip on the newest node is expensive, and much of a chip gains little from it: the circuits that link it to the outside world, its I/O, shrink poorly. So designers split the chip into smaller dies, called chiplets, make only the parts that need it on the newest node, make the rest on older, cheaper ones, and join them in one package.

Điều này quan trọng vì mỗi tiến trình bán dẫn (technology node) mới lại đắt hơn tiến trình trước, như chương 5 đã cho thấy. Làm mọi phần của một con chip lớn trên tiến trình mới nhất rất tốn kém, trong khi nhiều phần của con chip hầu như chẳng được lợi gì: phần mạch giao tiếp với bên ngoài, tức input/output (I/O), không thu nhỏ được nhiều. Vì vậy, người thiết kế chia con chip thành những die nhỏ hơn, gọi là chiplet, chỉ làm những phần thật sự cần trên tiến trình mới nhất, làm phần còn lại trên các tiến trình cũ và rẻ hơn, rồi ghép tất cả vào một package.

Intel’s Meteor Lake processors (Core Ultra, 2023), a different chip from the A17 Pro, show how it works. Intel calls its chiplets tiles. Intel designed all four tiles in the package but had them made by two companies, each on a node that suits it: Intel makes the CPU tile, and TSMC the graphics, SoC and I/O tiles.^{6.12, 6.13, 6.14} All four sit on a base tile that Intel makes on its older 22FFL process, a 22 nm-class node, and talk to each other through it, so their signals travel a very short way.

Bộ xử lý Meteor Lake của Intel (Core Ultra, 2023), một con chip khác hẳn A17 Pro, cho thấy rõ cách làm này. Intel gọi các chiplet của mình là tile. Intel thiết kế cả bốn tile trong package nhưng giao cho hai hãng sản xuất, mỗi tile trên tiến trình hợp với nó: Intel làm tile CPU, còn TSMC làm tile đồ họa, tile SoC và tile I/O.^{6.12, 6.13, 6.14} Cả bốn xếp chồng trên một tile nền mà Intel làm bằng tiến trình 22FFL cũ hơn của hãng, một tiến trình cỡ 22 nm, và trao đổi tín hiệu với nhau qua tile nền, nên tín hiệu chỉ phải đi một quãng rất ngắn.

The gains chipmakers look for are a better-integrated system, higher performance, lower cost and a faster route to market than one giant chip on the newest node would give. The A17 Pro’s own package counts as advanced packaging too: InFO is built at wafer level, with fine wiring layers in place of a substrate.^{6.2, 6.4}

Cái lợi các hãng chip nhắm tới là hệ thống tích hợp tốt hơn, hiệu năng cao hơn, chi phí thấp hơn và thời gian đưa sản phẩm ra thị trường ngắn hơn so với làm một con chip khổng lồ trên tiến trình mới nhất. Chính A17 Pro cũng dùng một kiểu đóng gói tiên tiến: InFO được làm ngay ở cấp wafer, với các lớp dây dẫn mảnh thay cho substrate.^{6.2, 6.4}

Packaging capacity for AI chips falls short of demand

Công suất đóng gói chip AI không theo kịp nhu cầu

Since the AI boom began, TSMC has not been able to make enough of its CoWoS packaging. The biggest AI chips are packaged with it: CoWoS sets processor dies and stacks of memory side by side on an interposer, a thin base of silicon, or of fine wiring with small silicon bridges set in it, that links them.^{6.15, 6.16} In January 2025 TSMC spoke of “very tight capacity” that “cannot even meet customers’ need”, and in April 2026 it still called its supply “very tight”.^6.17 NVIDIA alone was expected to take about 60% of the world’s CoWoS demand in 2026 (Morgan Stanley, 2025), which leaves little for smaller chip designers.^6.18

Từ khi cơn sốt AI bắt đầu, công nghệ đóng gói CoWoS của TSMC luôn trong cảnh cung không đủ cầu. Những con chip AI (AI chip) lớn nhất được đóng gói bằng công nghệ này: CoWoS đặt các die xử lý và các chồng bộ nhớ cạnh nhau trên một interposer, tức một tấm nền mỏng bằng silicon, hoặc bằng các lớp dây dẫn mảnh có gắn những “cầu” silicon nhỏ, nối chúng với nhau.^{6.15, 6.16} Tháng 1/2025, hãng nói công suất “rất eo hẹp”, “thậm chí không đáp ứng nổi nhu cầu của khách hàng”, và đến tháng 4/2026 vẫn gọi nguồn cung của mình là “rất eo hẹp”.^6.17 Riêng NVIDIA được dự báo chiếm khoảng 60% nhu cầu CoWoS toàn cầu năm 2026 (Morgan Stanley, 2025), nên phần dành cho các hãng thiết kế chip nhỏ hơn chẳng còn bao nhiêu.^6.18

The market is growing fast. Advanced packaging, counting the in-house lines at TSMC, Intel and others, was worth US$46 billion in 2024 and is forecast to reach about US$79 billion by 2030 (Yole, 2025).^6.19 Its high-end slice covers the packages for AI chips and for stacked memory, including 3D NAND flash (whose memory wafer is bonded copper to copper onto a wafer of control circuits). That slice is growing about 27% a year, but six giants held about 97% of it in 2025: Intel, TSMC, YMTC, SK hynix, Samsung and Micron.^6.20 All six are chipmakers, which leaves the OSATs and everyone else about 3%.

Thị trường này đang lớn rất nhanh. Tính cả dây chuyền nội bộ của TSMC, Intel và các hãng khác, đóng gói tiên tiến đạt 46 tỷ USD năm 2024 và được dự báo lên khoảng 79 tỷ USD vào năm 2030 (Yole, 2025).^6.19 Phân khúc cao cấp của thị trường này gồm các package cho chip AI và cho bộ nhớ xếp chồng, kể cả 3D NAND flash (loại có wafer chứa ô nhớ được ghép đồng với đồng lên một wafer chứa mạch điều khiển). Phân khúc ấy tăng khoảng 27% mỗi năm, nhưng năm 2025, khoảng 97% đã nằm trong tay sáu ông lớn: Intel, TSMC, YMTC, SK hynix, Samsung và Micron.^6.20 Cả sáu đều là hãng sản xuất chip, nên các OSAT và mọi hãng khác chỉ còn chia nhau khoảng 3%.

Vietnam is already part of this stop. Intel packages and tests chips in Ho Chi Minh City, Amkor opened its Bắc Ninh plant in 2023, and since 2024 a US programme has trained Vietnamese packaging-and-test workers.^{6.21, 6.22, 6.23} Chapter 9 weighs advanced packaging as a door into the industry for Vietnam.

Việt Nam đã có mặt ở chặng này. Intel đóng gói và kiểm thử chip tại TP. Hồ Chí Minh, Amkor khánh thành nhà máy ở Bắc Ninh năm 2023, và từ năm 2024, một chương trình của Mỹ đã bắt đầu đào tạo lao động đóng gói và kiểm thử cho Việt Nam.^{6.21, 6.22, 6.23} Chương 9 sẽ cân nhắc đóng gói tiên tiến như một “cánh cửa” để Việt Nam bước vào ngành.

What this stop earns

Giá trị kinh tế được tạo ra ở công đoạn này

A busy market can still be a lean one. The two largest OSATs kept only about 15 to 23% of their sales as gross margin in 2024: Amkor 15%, and ASE 22.5% on its packaging and testing (16% for the whole group, which also assembles electronics).^{6.24, 6.25} Advanced work, as Amkor counts it (flip-chip, wafer-level and memory packages), does not change that. It made up 83% of Amkor’s sales in 2025, and Amkor’s gross margin that year was 14%.^6.26 Chapter 8 asks why this stop keeps the least.

Thị trường sôi động chưa chắc đã là thị trường béo bở. Năm 2024, biên lợi nhuận gộp của hai OSAT lớn nhất chỉ khoảng 15 đến 23% doanh thu: Amkor 15%, còn ASE 22,5% ở mảng đóng gói và kiểm thử (16% nếu tính cả tập đoàn, gồm cả mảng lắp ráp điện tử).^{6.24, 6.25} Mảng tiên tiến, theo cách Amkor tính (flip-chip, đóng gói cấp wafer và đóng gói bộ nhớ), cũng không làm thay đổi điều đó. Năm 2025, mảng này chiếm 83% doanh thu của Amkor, vậy mà biên lợi nhuận gộp năm ấy của cả công ty chỉ là 14%.^6.26 Chương 8 sẽ tìm hiểu vì sao chặng này giữ lại ít nhất.