SourcesNguồn tham khảo

Sources & further readingNguồn tham khảo

Every source the chapters cite, and a few worth reading next. A small number in the text, such as 2.3, points to the matching entry here: chapter 2, third source.

Toàn bộ nguồn mà các chương trích dẫn, cùng vài tài liệu nên đọc thêm. Mỗi con số nhỏ trong bài, chẳng hạn 2.3, dẫn tới mục tương ứng ở đây: chương 2, nguồn thứ ba.

Chapter 1Chương 1 Chips around usChip ở quanh ta

  1. 1.1 NVIDIA Newsroom, NVIDIA Blackwell Platform Arrives to Power a New Era of Computing, 18 March 2024: Blackwell-architecture GPUs, the B200 among them, carry 208 billion transistors on two reticle-limit GPU dies, joined by a 10 TB/s chip-to-chip link into a single, unified GPU (nvidianews.nvidia.com)NVIDIA Newsroom, NVIDIA Blackwell Platform Arrives to Power a New Era of Computing, 18/3/2024: các GPU kiến trúc Blackwell, trong đó có B200, mang 208 tỷ transistor trên hai die GPU có kích thước chạm giới hạn reticle, nối với nhau bằng đường truyền giữa hai chip 10 TB/s thành một GPU thống nhất (nvidianews.nvidia.com)
  2. 1.2 SemiAnalysis, Die Size And Reticle Conundrum, 19 June 2022: the largest field a lithography scanner exposes at once is 26 mm by 33 mm (newsletter.semianalysis.com)SemiAnalysis, Die Size And Reticle Conundrum, 19/6/2022: vùng lớn nhất mà máy quang khắc phơi sáng được trong một lần là 26 mm × 33 mm (newsletter.semianalysis.com)
  3. 1.3 iFixit, iPhone 15 Pro Max Chip ID, 25 September 2023: on the radio board (plate 1.1), Qualcomm’s SDX70M Snapdragon X70 modem and RF transceivers, and front-end modules from Broadcom, Skyworks and Qorvo (ifixit.com)iFixit, iPhone 15 Pro Max Chip ID, 25/9/2023: trên bo mạch vô tuyến (hình 1.1) có modem Snapdragon X70 (SDX70M) và các bộ thu phát RF của Qualcomm, cùng các module front-end của Broadcom, Skyworks và Qorvo (ifixit.com)
  4. 1.4 NVIDIA Technical Blog, on the NVIDIA converged accelerator developer kit, 10 November 2021: the A100X combines an A100 Tensor Core GPU with a BlueField-2 data processing unit on a single card (developer.nvidia.com)NVIDIA Technical Blog, bài về bộ công cụ phát triển cho card accelerator hội tụ (converged accelerator) của NVIDIA, 10/11/2021: A100X kết hợp một GPU A100 Tensor Core với một bộ xử lý dữ liệu BlueField-2 trên cùng một card (developer.nvidia.com)
  5. 1.5 PNY, NVIDIA A100X product page: 80 GB of HBM2e memory (pny.com)PNY, trang sản phẩm NVIDIA A100X: bộ nhớ HBM2e 80 GB (pny.com)
  6. 1.6 NVIDIA Technical Blog, NVIDIA Ampere Architecture In-Depth, 14 May 2020: the A100’s HBM2 memory stacks sit on the same physical package as the GPU, five active stacks of eight memory dies each, on a 5,120-bit interface (developer.nvidia.com)NVIDIA Technical Blog, NVIDIA Ampere Architecture In-Depth, 14/5/2020: các chồng bộ nhớ HBM2 của A100 nằm trong cùng một package với GPU, gồm năm chồng hoạt động, mỗi chồng tám die nhớ, qua giao tiếp 5.120 bit (developer.nvidia.com)
  7. 1.7 Kaizer Power Electronics, Ericsson Radio Base Station RBS3202 teardown, 11 June 2017: the radio boards of a 3G (WCDMA) base station, the source of plate 1.1’s base-station photo (kaizerpowerelectronics.dk)Kaizer Power Electronics, Ericsson Radio Base Station RBS3202 teardown, 11/6/2017: các bo mạch vô tuyến của một trạm phát sóng 3G (WCDMA), nguồn của ảnh trạm phát sóng trong hình 1.1 (kaizerpowerelectronics.dk)
  8. 1.8 Cadence System Analysis, EMI Shielding Techniques in RF Circuit Boards: via fences are built into circuit boards to shield microstrip and stripline transmission lines, formed by placing multiple rows of vias along the signal trace, and are also used to shield ICs, components and circuit blocks from each other, reducing crosstalk and EMI (resources.system-analysis.cadence.com)Cadence System Analysis, EMI Shielding Techniques in RF Circuit Boards: via fence được dựng trên bo mạch để che chắn các đường truyền microstrip và stripline, gồm nhiều hàng via đặt dọc theo đường tín hiệu, và cũng dùng để che chắn các IC, linh kiện và khối mạch khỏi nhau, giúp giảm nhiễu xuyên âm và nhiễu điện từ (EMI) (resources.system-analysis.cadence.com)
  9. 1.9 P. Biswas et al., Vehicle to Grid: Technology, Charging Station, Power Transmission, Communication Standards, Techno-Economic Analysis, Challenges, and Recommendations, World Electric Vehicle Journal 16(3), 142 (2025), Figure 1: an electric car’s parts, among them the battery management system and the DC/AC converter, with power flowing both ways between battery and motor (doi.org)P. Biswas và cộng sự, Vehicle to Grid: Technology, Charging Station, Power Transmission, Communication Standards, Techno-Economic Analysis, Challenges, and Recommendations, World Electric Vehicle Journal 16(3), 142 (2025), Hình 1: các bộ phận của ô tô điện, trong đó có hệ thống quản lý pin và bộ biến đổi DC/AC, với điện năng đi cả hai chiều giữa pin và động cơ (doi.org)
  10. 1.10 Los Alamos National Laboratory, periodic table, silicon: silicon is the second most abundant element in the Earth’s crust, after oxygen; more than 90 percent of the crust, sand included, is made of silicon-oxygen minerals called silicates (periodic.lanl.gov)Phòng thí nghiệm Quốc gia Los Alamos, bảng tuần hoàn, mục silicon: silicon là nguyên tố phổ biến thứ hai trong vỏ Trái Đất, chỉ sau oxy; hơn 90% vỏ Trái Đất, kể cả cát, được tạo thành từ các khoáng chất silicon và oxy gọi là silicate (periodic.lanl.gov)
  11. 1.11 Royal Society of Chemistry, Periodic Table, Silicon, Natural abundance: silicon makes up 27.7% of the Earth’s crust by mass and is the second most abundant element after oxygen; elemental silicon is produced commercially by reducing sand with carbon in an electric furnace (periodic-table.rsc.org)Hiệp hội Hóa học Hoàng gia Anh (Royal Society of Chemistry), Periodic Table, mục Silicon, phần Natural abundance: silicon chiếm 27,7% khối lượng vỏ Trái Đất và là nguyên tố phổ biến thứ hai sau oxy; silicon nguyên tố được sản xuất thương mại bằng cách khử cát với carbon trong lò điện (periodic-table.rsc.org)
  12. 1.12 Wacker Chemie AG, Pure, Purer, WACKER Poly: metallurgical-grade silicon, 98 to 99 percent silicon, is converted to liquid trichlorosilane, which is distilled to remove impurities; the pure trichlorosilane is then heated to over 1,000 °C in a deposition reactor and passed over thin silicon rods in the Siemens process, giving polysilicon of up to 12N purity (99.9999999999%) (wacker.com)Wacker Chemie AG, Pure, Purer, WACKER Poly: silicon luyện kim, chứa 98 đến 99% silicon, được chuyển thành trichlorosilane lỏng rồi chưng cất để loại tạp chất; trichlorosilane tinh khiết sau đó được nung trên 1.000 °C trong lò lắng đọng và cho chạy qua các thanh silicon mảnh theo quy trình Siemens, cho ra polysilicon có độ tinh khiết lên tới 12N (99,9999999999%) (wacker.com)
  13. 1.13 Wacker Chemie AG, Annual Report 2022, Purity Is Our Recipe for Success: silicon is obtained through the energy-intensive reaction of quartz sand with carbon, and is the most important raw material of the electronics industry (reports.wacker.com)Wacker Chemie AG, Báo cáo thường niên 2022, mục Purity Is Our Recipe for Success: silicon được tạo ra bằng phản ứng tiêu tốn nhiều năng lượng giữa cát thạch anh với carbon, và là nguyên liệu quan trọng nhất của ngành điện tử (reports.wacker.com)
  14. 1.14 SUMCO Corporation, Production Processes: polysilicon is put into a quartz crucible and melted at around 1,420 °C; a seed crystal is placed on the surface of the molten silicon and pulled up while rotating, forming a monocrystalline ingot with the same orientation of atoms as the seed; the ingot is then sliced, lapped, etched and polished to a flat, mirror finish as wafers (sumcosi.com)SUMCO Corporation, Production Processes: polysilicon được cho vào nồi thạch anh và nung chảy ở khoảng 1.420 °C; một mầm tinh thể được đặt lên bề mặt silicon lỏng rồi vừa quay vừa kéo lên, tạo thành ingot đơn tinh thể có cùng cách sắp xếp nguyên tử như mầm; ingot sau đó được cắt lát, mài, khắc và đánh bóng phẳng như gương thành wafer (sumcosi.com)
  15. 1.15 Intel, Intel Activates Its 300 Millimeter Wafer Program, 9 June 1999: a 300 mm wafer offers 225 percent of the silicon surface area and about 240 percent of the printed die of a 200 mm wafer; 300 mm wafers were expected to cut the cost of each chip by about 30 percent, with 300 mm production planned to start in 2002 (intel.com)Intel, Intel Activates Its 300 Millimeter Wafer Program, 9/6/1999: wafer 300 mm có diện tích silicon bằng 225% và số die in được bằng khoảng 240% so với wafer 200 mm; Intel dự kiến wafer 300 mm giảm khoảng 30% chi phí của mỗi con chip, với kế hoạch bắt đầu sản xuất trên wafer 300 mm vào năm 2002 (intel.com)
  16. 1.16 Synopsys glossary, advanced semiconductor packaging, 8 December 2025: manufacturing processes that combine several chips into one package, most often as 2.5D (an interposer between the dies and the substrate), 3D-IC (dies stacked on one another), heterogeneous integration, fan-out wafer-level packaging or system-in-package (synopsys.com)Bảng thuật ngữ của Synopsys, mục đóng gói bán dẫn tiên tiến, 8/12/2025: các quy trình sản xuất ghép nhiều con chip vào một package, phổ biến nhất là 2.5D (một interposer nằm giữa các die và substrate), 3D-IC (các die xếp chồng lên nhau), tích hợp dị thể, đóng gói fan-out ở cấp wafer và system-in-package (synopsys.com)

Chapter 2Chương 2 From idea to layout: the design flowQuy trình thiết kế: từ ý tưởng đến bản vẽ

  1. 2.1 Paul Alcorn, Intel Details Core Ultra Meteor Lake Architecture, Launches December 14, Tom’s Hardware, 19 September 2023: Meteor Lake, sold as Core Ultra, is designed by Intel, but the external foundry TSMC makes its I/O, SoC and GPU tiles, while Intel makes the CPU tile on its Intel 4 process (tomshardware.com)Paul Alcorn, Intel Details Core Ultra Meteor Lake Architecture, Launches December 14, Tom’s Hardware, 19/9/2023: Meteor Lake, bán dưới tên Core Ultra, do Intel thiết kế, nhưng foundry bên ngoài là TSMC sản xuất các tile I/O, SoC và GPU, còn Intel sản xuất tile CPU trên quy trình Intel 4 (tomshardware.com)
  2. 2.2 Dataquest India, Big four: Cadence, Synopsys, Ansys and Siemens EDA account for over 90% of EDA industry revenues (2023): Cadence and Synopsys took over 70% of estimated 2022 EDA revenue, and Siemens EDA about one fifth, by the estimate of Jay Vleeschhouwer of Griffin Securities (dqindia.com)Dataquest India, Big four: Cadence, Synopsys, Ansys and Siemens EDA account for over 90% of EDA industry revenues (2023): theo ước tính của Jay Vleeschhouwer (Griffin Securities), Cadence và Synopsys chiếm hơn 70% doanh thu EDA năm 2022, còn Siemens EDA chiếm khoảng một phần năm (dqindia.com)
  3. 2.3 E. Flaningam, A Primer on Semiconductor Capital Equipment, Generative Value, 21 July 2024: the semiconductor value chain, whose design stage plate 2.1 redraws, with EDA and IP suppliers feeding IDMs and fabless designers (generativevalue.com)E. Flaningam, A Primer on Semiconductor Capital Equipment, Generative Value, 21/7/2024: chuỗi giá trị bán dẫn, trong đó hình 2.1 vẽ lại khâu thiết kế, với các hãng EDA và IP cung cấp cho IDM và công ty fabless (generativevalue.com)
  4. 2.4 Keysight, Silicon Foundry PDKs: a foundry’s process design kit contains device libraries for simulation and layout, verification rules for design rule check and layout versus schematic, and process technology data (keysight.com)Keysight, Silicon Foundry PDKs: bộ PDK (process design kit) của một foundry gồm thư viện linh kiện dùng cho mô phỏng và layout, các quy tắc kiểm tra DRC và LVS, và dữ liệu về quy trình công nghệ (keysight.com)
  5. 2.5 Synopsys, What is ASIC Design? (glossary): the design flow runs from specification and architecture, through RTL design and verification and synthesis and implementation (floorplanning, placement and routing), to design for test and validation, with static timing analysis and formal verification before tape-out, when the manufacturing data package, centered on the GDSII file, is sent to the foundry (synopsys.com)Synopsys, What is ASIC Design? (mục thuật ngữ): quy trình thiết kế đi từ specification và architecture, qua thiết kế RTL và verification, synthesis và implementation (floorplanning, placement và routing), đến design for test và validation, với phân tích timing tĩnh và formal verification trước khi tape-out, lúc bộ dữ liệu sản xuất, xoay quanh tệp GDSII, được gửi cho foundry (synopsys.com)
  6. 2.6 A. B. Kahng, J. Lienig, I. L. Markov and J. Hu, VLSI Physical Design: From Graph Partitioning to Timing Closure, Springer (2011): the book’s chapters follow the physical design steps, from Netlist and System Partitioning and Chip Planning through Global and Detailed Placement and Routing to Timing Closure (doi.org)A. B. Kahng, J. Lienig, I. L. Markov và J. Hu, VLSI Physical Design: From Graph Partitioning to Timing Closure, Springer (2011): các chương của sách đi theo các bước physical design, từ Netlist and System Partitioning và Chip Planning qua Global and Detailed Placement và Routing đến Timing Closure (doi.org)
  7. 2.7 IEEE Technology Navigator, Physical design: the flow begins with floorplanning; placement positions the standard cells within the floorplan; a global router and then detailed routing draw the wires; and clock tree synthesis, which inserts buffers and balances arrival times across all clock destinations, is interleaved with placement and routing (technav.ieee.org)IEEE Technology Navigator, Physical design: quy trình bắt đầu bằng floorplanning; placement đặt các standard cell vào các vùng của floorplan; global router rồi detailed routing vẽ các đường dây; còn clock tree synthesis, vốn chèn buffer và cân bằng thời điểm tín hiệu đến mọi điểm nhận clock, được xen kẽ với placement và routing (technav.ieee.org)
  8. 2.8 Synopsys, corporate product brochure (Unleashing Innovation: Engineering Solutions from Silicon to Systems), section Trusted, Unified Signoff Solution for Leading-Edge Chip Designs: signoff ensures a chip design meets its functional, performance and manufacturability requirements before fabrication; its parts are timing signoff (timing constraints met across all process, voltage and temperature corners, by static timing analysis), power signoff, signal integrity signoff (crosstalk, electromigration and IR drop) and physical verification (design rule checks and layout versus schematic checks) (synopsys.com)Synopsys, brochure sản phẩm của công ty (Unleashing Innovation: Engineering Solutions from Silicon to Systems), mục Trusted, Unified Signoff Solution for Leading-Edge Chip Designs: signoff bảo đảm một thiết kế chip đáp ứng yêu cầu về chức năng, hiệu năng và khả năng sản xuất trước khi chế tạo; gồm timing signoff (đáp ứng ràng buộc timing ở mọi tổ hợp process, điện áp và nhiệt độ, bằng phân tích timing tĩnh), power signoff, signal integrity signoff (nhiễu xuyên âm, electromigration và sụt áp IR drop) và physical verification (kiểm tra quy tắc thiết kế DRC và so layout với schematic LVS) (synopsys.com)
  9. 2.9 David Abercrombie (Mentor Graphics, now Siemens EDA), Will EUV Kill Multi-Patterning?, Calibre blog, 25 January 2017: EDA software that applies optical proximity correction (OPC) changes the shapes designers draw, so that the shapes put on the mask differ from the drawn ones yet print on the wafer to match them (blogs.sw.siemens.com)David Abercrombie (Mentor Graphics, nay là Siemens EDA), Will EUV Kill Multi-Patterning?, blog Calibre, 25/1/2017: phần mềm EDA áp dụng hiệu chỉnh cận quang học (optical proximity correction, OPC) sửa các hình mà người thiết kế vẽ, nên hình đặt trên mask khác hình đã vẽ nhưng khi in lên wafer lại khớp với hình đã vẽ (blogs.sw.siemens.com)

Chapter 3Chương 3 Digital design: from code to billions of transistorsThiết kế số: từ dòng code đến hàng tỷ transistor

  1. 3.1 NVIDIA, NVIDIA Blackwell Platform Arrives to Power a New Era of Computing, 18 March 2024: 208 billion transistors on two GPU dies, each as large as one lithography exposure allows, joined by a 10 TB/s chip-to-chip link into a single GPU (nvidianews.nvidia.com)NVIDIA, NVIDIA Blackwell Platform Arrives to Power a New Era of Computing, 18/3/2024: 208 tỷ transistor trên hai die GPU, mỗi die lớn tới mức tối đa mà một lần phơi sáng quang khắc cho phép, nối với nhau bằng đường truyền 10 TB/s thành một GPU duy nhất (nvidianews.nvidia.com)
  2. 3.2 IEEE Standards Association, IEEE Standard for SystemVerilog: Unified Hardware Design, Specification and Verification Language (IEEE 1800 standard page): the Verilog (IEEE 1364) and SystemVerilog (IEEE 1800) standards were merged into one, so the base Verilog language and the SystemVerilog extensions sit in a single document, and the language covers design, specification and verification (standards.ieee.org)IEEE Standards Association, IEEE Standard for SystemVerilog: Unified Hardware Design, Specification and Verification Language (trang chuẩn IEEE 1800): chuẩn Verilog (IEEE 1364) và chuẩn SystemVerilog (IEEE 1800) được gộp làm một, nên ngôn ngữ Verilog gốc và các phần mở rộng của SystemVerilog nằm trong một tài liệu duy nhất; ngôn ngữ này phục vụ cả thiết kế, đặc tả lẫn kiểm tra (standards.ieee.org)
  3. 3.3 Synopsys (China), blog, 15 December 2021, in Chinese: Design Compiler, the logic-synthesis tool introduced in 1986 (synopsys.com)Synopsys (Trung Quốc), blog, 15/12/2021, tiếng Trung: Design Compiler, công cụ tổng hợp logic ra mắt năm 1986 (synopsys.com)
  4. 3.4 IEEE Spectrum (The Institute), The Maestro Behind Design-Software Behemoth Synopsys, 14 March 2023: in 1986 General Electric decided to leave the semiconductor business; Aart de Geus, who had written the synthesis program SOCRATES at GE, and two members of his GE team founded Optimal Solutions to continue to enhance synthesis tools, and in 1987 it was renamed Synopsys (spectrum.ieee.org)IEEE Spectrum (The Institute), The Maestro Behind Design-Software Behemoth Synopsys, 14/3/2023: năm 1986 General Electric quyết định rời mảng bán dẫn; Aart de Geus, người đã viết chương trình synthesis SOCRATES ở GE, cùng hai đồng nghiệp trong nhóm GE của ông lập ra Optimal Solutions để tiếp tục cải tiến công cụ synthesis, và năm 1987 công ty đổi tên thành Synopsys (spectrum.ieee.org)
  5. 3.5 NVIDIA Technical Blog, Inside NVIDIA Rubin GPU Architecture: Powering the Era of Agentic AI, 21 July 2026: the Rubin GPU has 336 billion transistors on two dies, joined on one package by a high-speed link (developer.nvidia.com)NVIDIA Technical Blog, Inside NVIDIA Rubin GPU Architecture: Powering the Era of Agentic AI, 21/7/2026: GPU Rubin có 336 tỷ transistor trên hai die, nối với nhau trên cùng một package bằng một đường truyền tốc độ cao (developer.nvidia.com)
  6. 3.6 Cerebras, press release, 11 March 2024, Cerebras Systems Unveils World’s Fastest AI Chip with Whopping 4 Trillion Transistors: the third-generation Wafer-Scale Engine (WSE-3) carries four trillion transistors (cerebras.ai)Cerebras, thông cáo báo chí, 11/3/2024, Cerebras Systems Unveils World’s Fastest AI Chip with Whopping 4 Trillion Transistors: Wafer-Scale Engine thế hệ thứ ba (WSE-3) mang bốn nghìn tỷ transistor (cerebras.ai)
  7. 3.7 Siemens EDA, Part 8: The 2020 Wilson Research Group Functional Verification Study, 6 January 2021: about a one-to-one ratio in the mean peak number of verification and design engineers on an ASIC/IC project; from 2007 to 2020, demand for verification engineers grew about 6.8% a year, against 3% for design engineers (siemens.com)Siemens EDA, Part 8: The 2020 Wilson Research Group Functional Verification Study, 6/1/2021: số kỹ sư verification và số kỹ sư thiết kế trung bình lúc đông nhất của một dự án ASIC/IC xấp xỉ một đổi một; từ 2007 đến 2020, nhu cầu kỹ sư verification tăng khoảng 6,8% mỗi năm, so với 3% ở kỹ sư thiết kế (siemens.com)
  8. 3.8 Siemens EDA, Part 8: The 2022 Wilson Research Group Functional Verification Study, 12 December 2022: about a one-to-one ratio in the mean peak number of verification and design engineers; from 2007 to 2022, demand for verification engineers grew about 6.2% a year, against 2.7% for design engineers (in all, verification engineers up 146% and design engineers up 50%) (siemens.com)Siemens EDA, Part 8: The 2022 Wilson Research Group Functional Verification Study, 12/12/2022: số kỹ sư verification và số kỹ sư thiết kế trung bình lúc đông nhất xấp xỉ một đổi một; từ 2007 đến 2022, nhu cầu kỹ sư verification tăng khoảng 6,2% mỗi năm, so với 2,7% ở kỹ sư thiết kế (tính cả giai đoạn, số kỹ sư verification tăng 146%, số kỹ sư thiết kế tăng 50%) (siemens.com)
  9. 3.9 Synopsys, What is Synthesis? (glossary), 8 September 2025: synthesis most commonly means converting Register Transfer Level (RTL) code, written in a hardware description language such as Verilog or VHDL, into a gate-level netlist that specifies the logic gates and the connections between them (synopsys.com)Synopsys, What is Synthesis? (mục thuật ngữ), 8/9/2025: synthesis thường là chuyển code ở mức Register Transfer Level (RTL), viết bằng ngôn ngữ mô tả phần cứng như Verilog hoặc VHDL, thành một gate-level netlist ghi rõ các cổng logic và các kết nối giữa chúng (synopsys.com)
  10. 3.10 K. Yun (UC San Diego), Cell Design and Layout (lecture notes adapted from EE271): in standard-cell design all cells have the same height, with abutting power and ground, and the cells are tiled into rows (mark.people.clemson.edu)K. Yun (Đại học California, San Diego), Cell Design and Layout (bài giảng, phỏng theo ghi chú môn EE271): trong thiết kế dùng standard cell, mọi cell có cùng chiều cao, với thanh nguồn và thanh đất nối liền nhau, và các cell được xếp thành hàng (mark.people.clemson.edu)
  11. 3.11 A. Teman (Bar-Ilan University), Digital VLSI Design, Lecture 4: Standard Cell Libraries, 27 November 2016: each cell of a library comes in several drive strengths, with output stages of different sizes; a larger output stage drives fanouts and loads better, a smaller one takes less area, leakage and input capacitance, and some cells are double height (eng.biu.ac.il)A. Teman (Đại học Bar-Ilan), Digital VLSI Design, Lecture 4: Standard Cell Libraries, 27/11/2016: mỗi cell của thư viện có nhiều mức drive strength, với tầng ra cỡ khác nhau; tầng ra lớn hơn kéo tải tốt hơn, tầng ra nhỏ hơn tốn ít diện tích, ít dòng rò và ít điện dung đầu vào, và một số cell cao gấp đôi (eng.biu.ac.il)
  12. 3.12 TSMC careers, Standard Cell Characterization Engineer (Yokohama or Osaka), job posting: standard-cell characterization hired as a job of its own (careers.tsmc.com)TSMC, trang tuyển dụng, Standard Cell Characterization Engineer (Yokohama hoặc Osaka): characterization cho standard cell được tuyển như một vị trí riêng (careers.tsmc.com)
  13. 3.13 Synopsys, Fusion Compiler: a product for synthesis and implementation, which names the two stages apart (synopsys.com)Synopsys, Fusion Compiler: sản phẩm cho synthesis và implementation, gọi tên hai công đoạn này riêng rẽ (synopsys.com)
  14. 3.14 IEEE, International Roadmap for Devices and Systems 2023 Update, More Moore: logic ICs have in the range of 10 to 15 metal layers (page 24), and More Moore scaling calls for more of them (page 19) (irds.ieee.org)IEEE, International Roadmap for Devices and Systems 2023 Update, More Moore: chip logic có khoảng 10 đến 15 metal layer (tr. 24), và việc thu nhỏ theo hướng More Moore đòi hỏi thêm nhiều lớp nữa (tr. 19) (irds.ieee.org)
  15. 3.15 Real World Tech, Intel 4 Process Scales Logic with Design, Materials, and EUV, 12 June 2022, page 3: the Intel 4 stack has 18 metal layers, 16 regular ones and two thick upper ones (realworldtech.com)Real World Tech, Intel 4 Process Scales Logic with Design, Materials, and EUV, 12/6/2022, tr. 3: quy trình Intel 4 có 18 metal layer, gồm 16 lớp thường và hai lớp dày trên cùng (realworldtech.com)
  16. 3.16 J. Tromp, Counting Legal Positions in Go: the number of legal positions on a 19 × 19 Go board was determined on 20 January 2016, about 2.08 × 10^170, a number 171 digits long (tromp.github.io)J. Tromp, Counting Legal Positions in Go: số thế cờ hợp lệ trên bàn cờ vây 19 × 19 được xác định chính xác ngày 20/1/2016, khoảng 2,08 × 10^170, một con số dài 171 chữ số (tromp.github.io)
  17. 3.17 Design & Reuse, Can AI design a better chip than a human?: Synopsys’s chief executive, at the Hot Chips conference in 2021, put the search space for place and route alone at 10 to the power of 90,000 (design-reuse.com)Design & Reuse, Can AI design a better chip than a human?: tổng giám đốc Synopsys, tại hội nghị Hot Chips năm 2021, cho biết riêng không gian tìm kiếm cho place and route đã lên tới 10 mũ 90.000 (design-reuse.com)
  18. 3.18 UC Santa Cruz Silicon Valley Extension, Physical Design Flow From Netlist to GDSII (course description): the RTL-to-GDSII flow from synthesis through floorplanning, placement, clock-tree synthesis, routing, static timing analysis and physical verification to tape-out (ucsc-extension.edu)UC Santa Cruz Silicon Valley Extension, Physical Design Flow From Netlist to GDSII (mô tả khóa học): quy trình từ RTL tới GDSII, gồm synthesis, floorplanning, placement, clock-tree synthesis, routing, phân tích timing tĩnh và physical verification, cho tới tape-out (ucsc-extension.edu)
  19. 3.19 Synopsys, What is Design for Test (DFT)?: scan chains and self-test circuits added to a design so each chip can be tested after manufacturing (synopsys.com)Synopsys, What is Design for Test (DFT)?: scan chain và mạch tự kiểm tra được thêm vào thiết kế để kiểm tra từng con chip sau khi sản xuất (synopsys.com)

Chapter 4Chương 4 Powering an AI processorCấp nguồn cho bộ xử lý AI

  1. 4.1 iPower3Es lab, UC San Diego, Publications: the lab’s papers on integrated power converters, among them power delivery for high-performance computing (ucsd.edu)iPower3Es lab, UC San Diego, Publications: danh sách công bố của phòng thí nghiệm về bộ chuyển đổi nguồn tích hợp, trong đó có hệ thống cấp nguồn cho tính toán hiệu năng cao (ucsd.edu)
  2. 4.2 iFixit, Apple’s Thinnest iPhone Still Stands Up to Repairs: iPhone Air Teardown, 20 September 2025 (ifixit.com)iFixit, Apple’s Thinnest iPhone Still Stands Up to Repairs: iPhone Air Teardown, 20/9/2025 (ifixit.com)
  3. 4.3 S. Maniktala (Microsemi, now part of Microchip), TN-206 Voltage-Mode, Current-Mode (and Hysteretic Control), Rev 0.5, 30 July 2012: in 1976 Silicon General introduced the first monolithic (IC-based) switching controller, the SG1524, the first IC with all the required control functionality on a single die (microchip.com)S. Maniktala (Microsemi, nay thuộc Microchip), TN-206 Voltage-Mode, Current-Mode (and Hysteretic Control), Rev 0.5, 30/7/2012: năm 1976, Silicon General giới thiệu bộ điều khiển chuyển mạch đơn khối (monolithic) đầu tiên, SG1524, vi mạch đầu tiên có đủ chức năng điều khiển cần thiết trên một die duy nhất (microchip.com)
  4. 4.4 Hackaday, Get To Know Voltage Regulators With A 723, 2 December 2016: the μA723 first came to market in 1967 (hackaday.com)Hackaday, Get To Know Voltage Regulators With A 723, 2/12/2016: μA723 lần đầu có mặt trên thị trường năm 1967 (hackaday.com)
  5. 4.5 Intel, Intel486 DX Microprocessor data sheet, order number 240440-005, October 1992: functional operating range Vcc = 5V ± 5% (bitsavers.org)Intel, tài liệu kỹ thuật (data sheet) Intel486 DX Microprocessor, mã tài liệu 240440-005, tháng 10/1992: dải điện áp hoạt động Vcc = 5 V ± 5% (bitsavers.org)
  6. 4.6 Intel, Pentium Processor 75/90/100/120/133/150/166/200 data sheet, order number 241997-010, June 1997, section 3.1: the Pentium 60/66 runs from a 5 V power supply; the 75 MHz and faster parts use a 3.3 V power supply with 3.3 V inputs and outputs, and dissipate less power (datasheets.chipdb.org)Intel, tài liệu kỹ thuật (data sheet) Pentium Processor 75/90/100/120/133/150/166/200, mã tài liệu 241997-010, tháng 6/1997, mục 3.1: Pentium 60/66 dùng nguồn 5 V; các bản 75 MHz trở lên dùng nguồn 3,3 V cùng đầu vào và đầu ra 3,3 V, và tiêu thụ ít điện hơn (datasheets.chipdb.org)
  7. 4.7 R. Mahajan (Intel), Advanced Packaging Architectures for Heterogeneous Integration, PwrSoC 2021: the number of power rails has steadily gone up to improve power management (pwrsocevents.com)R. Mahajan (Intel), Advanced Packaging Architectures for Heterogeneous Integration, PwrSoC 2021: số đường nguồn tăng đều qua các năm để quản lý điện năng tốt hơn (pwrsocevents.com)
  8. 4.8 NVIDIA, Components, NVIDIA HGX AI Factory (HGX H100, H200, B200), Enterprise Reference Architecture documentation: each B200 GPU is configurable up to 1 kW (docs.nvidia.com)NVIDIA, Components, NVIDIA HGX AI Factory (HGX H100, H200, B200), tài liệu Enterprise Reference Architecture: mỗi GPU B200 có thể cấu hình tới 1 kW (docs.nvidia.com)
  9. 4.9 EET China, ISSCC 2025 report on Intel’s plenary The Innovation Matrix in the AI Era (N. Shahriari), 18 February 2025: package power capacity scaling beyond 1 to 2 kW (eet-china.com)EET China, bài tường thuật ISSCC 2025 về bài trình bày ở phiên toàn thể của Intel, The Innovation Matrix in the AI Era (N. Shahriari), 18/2/2025: công suất mà một package cấp được sẽ vượt quá 1 đến 2 kW (eet-china.com)
  10. 4.10 F. Carobolante (Intel), The Future of AI Requires Efficient Power Delivery inside the Processor, plenary talk at IEEE APEC 2024: AI processors are approaching currents of 1,000 A (ieee.tv; programme)F. Carobolante (Intel), The Future of AI Requires Efficient Power Delivery inside the Processor, bài trình bày ở phiên toàn thể IEEE APEC 2024: dòng điện của bộ xử lý AI đang tiến tới 1.000 A (ieee.tv; chương trình hội nghị)
  11. 4.11 Analog Devices, MAX77714 data sheet (Rev. 4, 2023): a complete power-management IC (PMIC) for portable devices using system-on-chip application processors, for drones, smartphones, tablets, handheld gaming devices, set-top boxes and home automation hubs (analog.com)Analog Devices, bảng dữ liệu MAX77714 (Rev. 4, 2023): một PMIC hoàn chỉnh cho thiết bị di động dùng bộ xử lý ứng dụng dạng system-on-chip, như drone, điện thoại, máy tính bảng, máy chơi game cầm tay, đầu thu truyền hình và bộ điều khiển nhà thông minh (analog.com)
  12. 4.12 Intel, FIVR: Fully Integrated Voltage Regulators on 4th Generation Intel Core SoCs, IEEE APEC 2014 (ieee.org)Intel, FIVR: Fully Integrated Voltage Regulators on 4th Generation Intel Core SoCs, IEEE APEC 2014 (ieee.org)
  13. 4.13 C. Hardy, H. Pham et al., A Scalable Heterogeneous Integrated Two-Stage Vertical Power-Delivery Architecture for High-Performance Computing, ISSCC 2023, paper 11.1 (accepted manuscript): the first stage, a hybrid voltage regulator module (HVRM) on the circuit board built as a three-level buck, turns 12 to 20 V into 3.2 to 4.2 V; the second, a 4:1 switched-capacitor voltage regulator (SCVR) stage mounted under the package substrate, right below the processor die, turns that into 0.75 to 1 V (nsf.gov)C. Hardy, H. Pham và cộng sự, A Scalable Heterogeneous Integrated Two-Stage Vertical Power-Delivery Architecture for High-Performance Computing, ISSCC 2023, bài 11.1 (bản thảo đã được chấp nhận): tầng thứ nhất là một HVRM (hybrid voltage regulator module), module ổn áp lai, đặt trên mạch in và dựng theo kiểu buck ba mức, hạ 12 đến 20 V xuống 3,2 đến 4,2 V; tầng thứ hai là một tầng SCVR (switched-capacitor voltage regulator), bộ ổn áp tụ chuyển mạch, tỷ lệ 4:1, gắn ở mặt dưới substrate của package, ngay bên dưới die bộ xử lý, hạ tiếp xuống 0,75 đến 1 V (nsf.gov)
  14. 4.14 Texas Instruments, Understanding Buck Power Stages in Switchmode Power Supplies (application report SLVA057, E. Rogers), March 1999: a buck power stage converts the input voltage to the output voltage with a switch and an L/C output filter; in continuous inductor current mode the dc analysis gives VI × D = VO, so the output is the duty cycle D times the input voltage (ti.com)Texas Instruments, Understanding Buck Power Stages in Switchmode Power Supplies (báo cáo ứng dụng SLVA057, E. Rogers), 3/1999: tầng công suất buck biến điện áp vào thành điện áp ra nhờ khóa đóng cắt và bộ lọc L/C ở đầu ra; ở chế độ dòng cuộn cảm liên tục, phân tích một chiều cho VI × D = VO, tức điện áp ra bằng duty cycle D nhân với điện áp vào (ti.com)
  15. 4.15 J.-W. So et al., Three-level buck converter utilizing a DAC-based flying capacitor voltage control technique, Analog Integrated Circuits and Signal Processing 107, 273 to 280 (2021): a three-level buck built on this principle (91% peak efficiency at 2 MHz) (springer.com)J.-W. So và cộng sự, Three-level buck converter utilizing a DAC-based flying capacitor voltage control technique, Analog Integrated Circuits and Signal Processing 107, 273 đến 280 (2021): một bộ buck ba mức dựa trên nguyên lý này (hiệu suất đỉnh 91% ở 2 MHz) (springer.com)
  16. 4.16 EPC, GaN for DC-DC Conversion: Multilevel Converters (e-book): a three-level buck’s inductor sees twice the switching frequency at half the voltage, which cuts its ripple about fourfold (epc-co.com)EPC, GaN for DC-DC Conversion: Multilevel Converters (sách điện tử): cuộn cảm của bộ buck ba mức chịu tần số gấp đôi tần số đóng cắt ở một nửa điện áp, nhờ đó độ gợn giảm khoảng bốn lần (epc-co.com)

Chapter 5Chương 5 Building the power chip: from transistors to a test boardHoàn thiện chip nguồn: từ transistor đến bo mạch thử

  1. 5.1 Synopsys, What is Library Characterization? (glossary): the cells of a standard-cell library are characterized, with their logic function, input load, speed, power and area recorded, so that the synthesis and place-and-route tools can use them (synopsys.com)Synopsys, What is Library Characterization? (mục thuật ngữ): các cell của một thư viện standard cell được characterization, ghi lại hàm logic, tải đầu vào, tốc độ, công suất và diện tích, để các công cụ synthesis và place-and-route dùng được (synopsys.com)
  2. 5.2 Keysight, Silicon Foundry PDKs: a foundry’s process design kit contains device libraries for simulation and layout, verification rules for design rule check and layout versus schematic, and process technology data (keysight.com)Keysight, Silicon Foundry PDKs: bộ PDK (process design kit) của một foundry gồm thư viện linh kiện dùng cho mô phỏng và layout, các quy tắc kiểm tra DRC và LVS, và dữ liệu về quy trình công nghệ (keysight.com)
  3. 5.3 Cadence, Breakfast Bytes, Generic and Open PDKs, 14 February 2022: a process technology used to be handed to designers as a paper design rule document and a SPICE model; as processes grew more complex, all of it was packaged into files, and the PDK was born (community.cadence.com)Cadence, Breakfast Bytes, Generic and Open PDKs, 14/2/2022: trước đây công nghệ quy trình được giao cho người thiết kế dưới dạng tài liệu quy tắc thiết kế trên giấy cùng một mô hình SPICE; khi quy trình phức tạp lên, tất cả được đóng gói thành tệp, và PDK ra đời (community.cadence.com)
  4. 5.4 Cadence, Schematic design, Circuit Simulation, Optimization (Custom IC blog), 12 April 2022: a circuit is simulated over its process, voltage and temperature (PVT) corners, the worst-case corner is identified and optimized until the performance parameters are within their limits, and a final corner analysis confirms the result (community.cadence.com)Cadence, Schematic design, Circuit Simulation, Optimization (blog Custom IC), 12/4/2022: mạch được mô phỏng qua các corner PVT (process, voltage, temperature), tìm ra corner xấu nhất rồi tối ưu cho tới khi các thông số nằm trong giới hạn, và một lượt phân tích corner cuối cùng xác nhận kết quả (community.cadence.com)
  5. 5.5 Synopsys, What is Design Rule Checking? (glossary): software checks a layout against the foundry’s rules so that it can be manufactured (synopsys.com)Synopsys, What is Design Rule Checking? (mục thuật ngữ): phần mềm kiểm tra layout theo quy tắc của foundry để bảo đảm layout sản xuất được (synopsys.com)
  6. 5.6 Synopsys, What is Layout Versus Schematic Checking (LVS)? (glossary): the netlist extracted from the layout is compared with the schematic’s netlist, and the check is clean if all the devices and nets of the schematic match those of the layout (synopsys.com)Synopsys, What is Layout Versus Schematic Checking (LVS)? (mục thuật ngữ): netlist trích xuất từ layout được so với netlist của sơ đồ nguyên lý (schematic); phép kiểm tra sạch lỗi khi mọi linh kiện và dây nối (net) của schematic đều khớp với layout (synopsys.com)
  7. 5.7 Synopsys, What is Parasitic Extraction? (glossary): the parasitic resistances and capacitances (and inductances) of a circuit’s devices and wiring are calculated to build an accurate model of the circuit, so that detailed simulations can emulate its real behaviour (synopsys.com)Synopsys, What is Parasitic Extraction? (mục thuật ngữ): điện trở và điện dung (cùng điện cảm) ký sinh của linh kiện và dây nối trong mạch được tính ra để dựng một mô hình chính xác của mạch, nhờ đó các phép mô phỏng chi tiết tái hiện được hoạt động thật của nó (synopsys.com)
  8. 5.8 Calma, GDSII Stream Format Manual, Release 6.0: Stream format is the standard output format for GDSII layout data, and libraries kept in it can be transferred to other systems for processing (bitsavers.informatik.uni-stuttgart.de)Calma, GDSII Stream Format Manual, Release 6.0: Stream format là định dạng xuất chuẩn của dữ liệu layout GDSII, và các thư viện lưu theo định dạng này có thể chuyển sang hệ thống khác để xử lý (bitsavers.informatik.uni-stuttgart.de)
  9. 5.9 Europractice, 2026 Run Schedules and Prices: for the multi-project wafer runs of foundries such as TSMC, GlobalFoundries, STMicroelectronics and X-FAB, the deadline is the date by which the final GDS or GDSII file must be submitted (europractice-ic.com)Europractice, 2026 Run Schedules and Prices: với các lượt chế tạo wafer dùng chung của những foundry như TSMC, GlobalFoundries, STMicroelectronics và X-FAB, hạn chót là ngày phải nộp file GDS hay GDSII cuối cùng (europractice-ic.com)
  10. 5.10 Europractice, Activity Report 2025 (published March 2026): in a multi-project wafer (MPW) run, several designs from different customers share one mask set, so the cost of the masks and the fabrication is shared, and a prototype can cost as little as 5 to 10% of a dedicated run (europractice-ic.com)Europractice, Activity Report 2025 (xuất bản tháng 3/2026): trong một lượt chế tạo MPW (wafer dùng chung), nhiều thiết kế của các khách hàng khác nhau dùng chung một bộ mask, nên chi phí mask và chế tạo được chia sẻ, và một mẫu thử có thể chỉ tốn từ 5 đến 10% so với một lượt chế tạo riêng (europractice-ic.com)
  11. 5.11 C. Hardy, H. Pham et al., A Scalable Heterogeneous Integrated Two-Stage Vertical Power-Delivery Architecture for High-Performance Computing, ISSCC 2023, paper 11.1 (accepted manuscript): the first stage, a hybrid voltage regulator module (HVRM) on the circuit board built as a three-level buck, turns 12 to 20 V into 3.2 to 4.2 V; the second, a 4:1 switched-capacitor voltage regulator (SCVR) stage mounted under the package substrate, right below the processor die, turns that into 0.75 to 1 V; the SCVR’s measured efficiency peaks at 92.5%, at 0.4 W (nsf.gov)C. Hardy, H. Pham và cộng sự, A Scalable Heterogeneous Integrated Two-Stage Vertical Power-Delivery Architecture for High-Performance Computing, ISSCC 2023, bài 11.1 (bản thảo đã được chấp nhận): tầng thứ nhất là một HVRM (hybrid voltage regulator module), module ổn áp lai, đặt trên mạch in và dựng theo kiểu buck ba mức, hạ 12 đến 20 V xuống 3,2 đến 4,2 V; tầng thứ hai là một tầng SCVR (switched-capacitor voltage regulator), bộ ổn áp tụ chuyển mạch, tỷ lệ 4:1, gắn ở mặt dưới substrate của package, ngay bên dưới die bộ xử lý, hạ tiếp xuống 0,75 đến 1 V; hiệu suất đo được của SCVR cao nhất là 92,5%, ở 0,4 W (nsf.gov)

Chapter 6Chương 6 The chips inside a digital stethoscopeChiếc ống nghe số và những con chip bên trong

  1. 6.1 BioMedical Engineering OnLine, 10 July 2015: the first heart sound, S1, is produced by the closing of the atrioventricular valves and the second, S2, by the closure of the semilunar valves; an acoustic stethoscope carries sound from the chest piece through air-filled hollow tubes to the listener’s ears (pmc.ncbi.nlm.nih.gov)BioMedical Engineering OnLine, 10/7/2015: tiếng tim thứ nhất, S1, do các van nhĩ thất đóng lại, tiếng thứ hai, S2, do các van bán nguyệt đóng lại; ống nghe âm học truyền âm thanh từ đầu nghe qua các ống rỗng chứa không khí tới tai người nghe (pmc.ncbi.nlm.nih.gov)
  2. 6.2 Hanoi University of Science and Technology, Hai nữ sinh viên Bách khoa Hà Nội nghiên cứu, thiết kế ống nghe điện tử (two women students at HUST research and design an electronic stethoscope), 11 August 2023: two fourth-year biomedical engineering students in the BKIC lab of the School of Electrical and Electronic Engineering began the project in 2022; their electronic stethoscope picks up heart and lung sounds, amplifies and filters them and shows the waveform over Bluetooth, was tested at Hanoi Medical University for teaching auscultation, and won a third prize at the 2023 student research conference (hust.edu.vn)Đại học Bách khoa Hà Nội, Hai nữ sinh viên Bách khoa Hà Nội nghiên cứu, thiết kế ống nghe điện tử, 11/8/2023: hai sinh viên năm thứ tư ngành kỹ thuật y sinh tại phòng thí nghiệm BKIC, Trường Điện - Điện tử, bắt đầu đề tài từ năm 2022; ống nghe điện tử của hai sinh viên thu âm thanh tim, phổi, khuếch đại, lọc và hiển thị dạng sóng qua Bluetooth, được thử nghiệm tại Trường Đại học Y Hà Nội để giảng dạy thính chẩn, và đạt giải ba tại hội nghị sinh viên nghiên cứu khoa học năm 2023 (hust.edu.vn)
  3. 6.3 Quân đội nhân dân, Hai sinh viên thiết kế ống nghe điện tử (two students design an electronic stethoscope), 12 September 2023: the same students’ electronic stethoscope (qdnd.vn)Báo Quân đội nhân dân, Hai sinh viên thiết kế ống nghe điện tử, 12/9/2023: chiếc ống nghe điện tử của hai sinh viên nói trên (qdnd.vn)
  4. 6.4 OpenStax, Anatomy and Physiology 2e, § 19.3 Cardiac Cycle: S1 is the sound of the atrioventricular valves closing during ventricular contraction, S2 the sound of the semilunar valves closing during ventricular diastole (openstax.org)OpenStax, Anatomy and Physiology 2e, mục 19.3 Cardiac Cycle: S1 là tiếng các van nhĩ thất đóng lại khi tâm thất co, S2 là tiếng các van bán nguyệt đóng lại khi tâm thất giãn (openstax.org)
  5. 6.5 Sensors, 7 November 2018: S1 occurs at the onset of ventricular contraction and corresponds to the QRS complex of the ECG; PPG is an optical way to measure changes in blood volume in the tissue, green light suits the heart rate, and red and infrared light are used to calculate oxygen levels (pmc.ncbi.nlm.nih.gov)Sensors, 7/11/2018: S1 xuất hiện lúc tâm thất bắt đầu co, ứng với phức bộ QRS trên điện tâm đồ; PPG là phương pháp quang học đo sự thay đổi thể tích máu trong mô, ánh sáng xanh lục hợp để đo nhịp tim, ánh sáng đỏ và hồng ngoại dùng để tính nồng độ oxy (pmc.ncbi.nlm.nih.gov)
  6. 6.6 A. Sbrollini et al., Second heart sound onset to identify T-wave offset, Computing in Cardiology 2017: in normal hearts the onset of S2 matched the end of the T wave within a median 5 ms (univpm.it)A. Sbrollini và cộng sự, Second heart sound onset to identify T-wave offset, Computing in Cardiology 2017: ở tim bình thường, thời điểm bắt đầu S2 trùng với điểm kết thúc sóng T, sai lệch trung vị 5 ms (univpm.it)
  7. 6.7 Biomedicines, 6 August 2024: pulse oximetry uses two wavelengths, 660 nm and 940 nm in most commercial oximeters, to calculate oxygen saturation (pmc.ncbi.nlm.nih.gov)Biomedicines, 6/8/2024: máy đo oxy xung dùng hai bước sóng, thường là 660 nm và 940 nm ở các máy thương mại, để tính độ bão hòa oxy (pmc.ncbi.nlm.nih.gov)
  8. 6.8 Bluetooth SIG, Bluetooth Technology Overview: Bluetooth Low Energy uses the 2.4 GHz ISM band (2.402 to 2.480 GHz), in 40 channels spaced 2 MHz apart (bluetooth.com)Bluetooth SIG, Bluetooth Technology Overview: Bluetooth Low Energy dùng băng tần ISM 2,4 GHz (2,402 đến 2,480 GHz), với 40 kênh cách nhau 2 MHz (bluetooth.com)
  9. 6.9 Bluetooth SIG, SIG Introduces Bluetooth Low Energy Wireless Technology, the Next Generation of Bluetooth Wireless Technology, 17 December 2009: ultra-low peak, average and idle power, and the ability to run for years on standard coin-cell batteries (design-reuse.com)Bluetooth SIG, SIG Introduces Bluetooth Low Energy Wireless Technology, the Next Generation of Bluetooth Wireless Technology, 17/12/2009: công suất rất thấp cả lúc cao điểm, trung bình lẫn khi nghỉ, và có thể chạy nhiều năm bằng pin cúc áo thông thường (design-reuse.com)

Chapter 7Chương 7 Designing a glucose-sensing chipThiết kế chip đo đường huyết

  1. 7.1 Nanochap Electronics, About us: founded in 2014, with offices in Hangzhou, Shanghai, Shenzhen, Melbourne and Ho Chi Minh City (nanochap.com)Nanochap Electronics, About us: thành lập năm 2014, có văn phòng ở Hàng Châu, Thượng Hải, Thâm Quyến, Melbourne và TP. Hồ Chí Minh (nanochap.com)
  2. 7.2 OneTouch support, OneTouch Verio Flex: syncing to send results wirelessly to the OneTouch Reveal Mobile App, 21 January 2025: a finger-prick meter that sends its results to a phone app over Bluetooth (onetouch.com)OneTouch support, OneTouch Verio Flex: syncing to send results wirelessly to the OneTouch Reveal Mobile App, 21/1/2025: máy đo chích máu gửi kết quả sang ứng dụng trên điện thoại qua Bluetooth (onetouch.com)
  3. 7.3 S. Sharma, Z. Huang, M. Rogers, M. Boutelle and A. E. G. Cass, Evaluation of a minimally invasive glucose biosensor for continuous tissue monitoring, Analytical and Bioanalytical Chemistry 408, 8427-8435 (2016): the sensor is an electrode carrying the enzyme glucose oxidase; it reads glucose in the skin’s interstitial fluid, the fluid between the cells; and sensors under the skin give currents of more than 10 nA (nih.gov)S. Sharma, Z. Huang, M. Rogers, M. Boutelle và A. E. G. Cass, Evaluation of a minimally invasive glucose biosensor for continuous tissue monitoring, Analytical and Bioanalytical Chemistry 408, 8427-8435 (2016): cảm biến là một điện cực mang enzyme glucose oxidase; nó đo glucose trong dịch kẽ của da, tức lớp dịch giữa các tế bào; và cảm biến đặt dưới da cho dòng điện trên 10 nA (nih.gov)
  4. 7.4 Dexcom, Are Dexcom CGMs Easy to Use and Painless?: the applicator uses a tiny needle to insert a flexible sensor wire under the skin; the needle automatically withdraws and does not remain in the body (dexcom.com)Dexcom, Are Dexcom CGMs Easy to Use and Painless?: dụng cụ gắn dùng một cây kim rất nhỏ để đưa một sợi cảm biến mềm vào dưới da; cây kim tự rút ra, không nằm lại trong cơ thể (dexcom.com)
  5. 7.5 Dexcom UK, Dexcom G7: glucose readings up to every 5 minutes; a sensor is worn for up to 10 days, plus a 12-hour grace period (dexcom.com)Dexcom UK, Dexcom G7: tự động đo đường huyết tối đa 5 phút một lần; mỗi cảm biến đeo được tới 10 ngày, cộng thêm 12 giờ gia hạn (dexcom.com)
  6. 7.6 Abbott, FreeStyle Libre 3 Plus: a 15-day sensor that sends a reading to a smartphone every minute (freestyle.abbott)Abbott, FreeStyle Libre 3 Plus: cảm biến dùng được 15 ngày, mỗi phút gửi một kết quả về điện thoại thông minh (freestyle.abbott)
  7. 7.7 U.S. Food and Drug Administration, Do Not Use Smartwatches or Smart Rings to Measure Blood Glucose Levels: FDA Safety Communication, 21 February 2024: the FDA has not authorized, cleared or approved any smartwatch or smart ring that measures or estimates blood glucose on its own without piercing the skin (fda.gov)Cơ quan Quản lý Thực phẩm và Dược phẩm Hoa Kỳ (FDA), Do Not Use Smartwatches or Smart Rings to Measure Blood Glucose Levels: FDA Safety Communication, 21/2/2024: FDA chưa cấp phép, chưa chấp thuận bất kỳ đồng hồ hay nhẫn thông minh nào tự đo hoặc ước tính đường huyết mà không cần chích qua da (fda.gov)
  8. 7.8 Nanochap Electronics, NNC_BMS003 product page, an ultra-low-power, low-voltage programmable analog front end: a 1.5 V or 3 V supply; three or four electrodes; for continuous glucose monitoring and sweat sensors; it can measure glucose, lactic acid, uric acid, ketone bodies, cholesterol and creatinine; WLCSP (2.4 × 2.48 mm) and QFN packages; a 16-bit analog-to-digital converter (ADC); a current while measuring of under 15 µA at 1.5 V and under 12 µA at 3 V (nanochap.com)Nanochap Electronics, trang sản phẩm NNC_BMS003, khối tiền xử lý tín hiệu tương tự lập trình được, điện áp thấp, công suất cực thấp: nguồn 1,5 V hoặc 3 V; ba hoặc bốn điện cực; dùng cho máy theo dõi đường huyết liên tục và cảm biến mồ hôi; đo được glucose, axit lactic, axit uric, thể ceton, cholesterol và creatinine; hai kiểu đóng gói WLCSP (2,4 × 2,48 mm) và QFN; bộ ADC 16 bit; dòng tiêu thụ khi đo dưới 15 µA ở 1,5 V và dưới 12 µA ở 3 V (nanochap.com)
  9. 7.9 Nanochap Electronics, Electronica Shanghai successfully concludes, Nanochap shows new heights in biomedical chip technology, 17 July 2024: the BMS003 chip for continuous glucose monitoring has entered mass production (nanochap.com)Nanochap Electronics, Electronica Shanghai successfully concludes, Nanochap shows new heights in biomedical chip technology, 17/7/2024: chip BMS003 cho máy theo dõi đường huyết liên tục đã vào giai đoạn sản xuất hàng loạt (nanochap.com)

Chapter 8Chương 8 Taking the glucose chip to mass productionĐưa chip đo đường huyết vào sản xuất hàng loạt

  1. 8.1 onsemi, ONC18 0.18 µm process: 24 mask layers with one polysilicon and four metal layers, up to 29 with one polysilicon, six metal layers and a MIM capacitor (onsemi.com)onsemi, quy trình ONC18 0,18 µm: 24 lớp mask với một lớp polysilicon và bốn lớp metal, đến 29 lớp với một lớp polysilicon, sáu lớp metal và tụ MIM (onsemi.com)
  2. 8.2 Boardor, JDV (Job Deck View): the final review before tape-out, 18 June 2026: before the masks are made, the mask graphics are checked against the shapes drawn in the layout (boardor.com)Boardor, JDV (Job Deck View): the final review before tape-out, 18/6/2026: trước khi làm mask, hình mẫu trên mask được đối chiếu với các hình đã vẽ trong layout (boardor.com)
  3. 8.3 Silicon Analysts, Foundry Engagement Guide, August 2026: a shuttle run takes three to six months from tape-out to the delivery of the dies (siliconanalysts.com)Silicon Analysts, Foundry Engagement Guide, tháng 8/2026: một lượt chế tạo shuttle mất ba đến sáu tháng tính từ tape-out đến khi giao die (siliconanalysts.com)
  4. 8.4 Nanochap Electronics, NNC_BMS003 product page, an ultra-low-power, low-voltage programmable analog front end: WLCSP (2.4 × 2.48 mm) and QFN packages (nanochap.com)Nanochap Electronics, trang sản phẩm NNC_BMS003, khối tiền xử lý tín hiệu tương tự lập trình được, điện áp thấp, công suất cực thấp: hai kiểu đóng gói WLCSP (2,4 × 2,48 mm) và QFN (nanochap.com)
  5. 8.5 Siemens EDA and Wilson Research Group, 2024 IC/ASIC functional verification trend report, 2025: only 14 percent of IC/ASIC projects achieved first-silicon success, the lowest level in two decades (siemens.com)Siemens EDA và Wilson Research Group, 2024 IC/ASIC functional verification trend report, 2025: chỉ 14% dự án IC/ASIC làm đúng ngay từ lần chế tạo đầu tiên (first-silicon success), mức thấp nhất trong hai thập kỷ (siemens.com)
  6. 8.6 Thermo Fisher Scientific, Circuit Edit Systems: focused ion beams (FIBs) cut and create connections within a chip; engineers mill to the site of the suspected defect and remove or deposit conductors or insulators, so that design changes are validated without re-spinning masks (thermofisher.com)Thermo Fisher Scientific, Circuit Edit Systems: chùm ion hội tụ (FIB) cắt và tạo kết nối ngay bên trong con chip; kỹ sư mài tới đúng chỗ nghi có lỗi rồi loại bỏ hoặc lắng đọng chất dẫn điện hay chất cách điện, nhờ đó kiểm chứng được thay đổi thiết kế mà không phải làm lại mask (thermofisher.com)
  7. 8.7 Eurofins EAG Laboratories, FIB Circuit Edit: a finely focused gallium (Ga+) ion beam images, etches and deposits material on an integrated circuit to cut traces or add metal connections, and a defect can be isolated by cutting the adjacent circuit components (eag.com)Eurofins EAG Laboratories, FIB Circuit Edit: một chùm ion gali (Ga+) hội tụ rất mảnh dùng để chụp ảnh, khắc và lắng đọng vật liệu trên mạch tích hợp, nhằm cắt dây hoặc thêm kết nối kim loại; có thể tách riêng một lỗi bằng cách cắt các thành phần mạch kề bên (eag.com)
  8. 8.8 Nanochap Electronics, About us: founded in 2014, with offices in Hangzhou, Shanghai, Shenzhen, Melbourne and Ho Chi Minh City (nanochap.com)Nanochap Electronics, About us: thành lập năm 2014, có văn phòng ở Hàng Châu, Thượng Hải, Thâm Quyến, Melbourne và TP. Hồ Chí Minh (nanochap.com)
  9. 8.9 Nanochap Electronics, Electronica Shanghai successfully concludes, Nanochap shows new heights in biomedical chip technology, 17 July 2024: the BMS003 chip for continuous glucose monitoring has entered mass production (nanochap.com)Nanochap Electronics, Electronica Shanghai successfully concludes, Nanochap shows new heights in biomedical chip technology, 17/7/2024: chip BMS003 cho máy theo dõi đường huyết liên tục đã vào giai đoạn sản xuất hàng loạt (nanochap.com)
  10. 8.10 Nanochap Electronics, Nerve stimulation: chips for nerve stimulation, among them the NNC_ENS001 highly programmable neural stimulator (nanochap.com)Nanochap Electronics, Nerve stimulation: các chip kích thích thần kinh, trong đó có NNC_ENS001, chip kích thích thần kinh lập trình linh hoạt (nanochap.com)
  11. 8.11 Nanochap Electronics, High-resolution retinal prosthesis implant: 320 stimulation channels in a 3 × 3 mm area (nanochap.com)Nanochap Electronics, High-resolution retinal prosthesis implant: 320 kênh kích thích trên diện tích 3 × 3 mm (nanochap.com)
  12. 8.12 innohere, company profile of Nanochap Electronics (Hangzhou), from China’s company registry: 50 to 99 staff (innohere.com)innohere, hồ sơ doanh nghiệp của Nanochap Electronics (Hàng Châu), theo dữ liệu đăng ký doanh nghiệp Trung Quốc: 50 đến 99 nhân viên (innohere.com)
  13. 8.13 Bình Minh, Vietnamese scientist’s new eye chip helps blind patient read, VnExpress International, 24 September 2026: a 3 × 3 mm retinal chip with 320 electrodes, made with 65 nm semiconductor technology; China’s National Medical Products Administration approved the device for clinical trials in early 2026 (e.vnexpress.net)Bình Minh, Vietnamese scientist’s new eye chip helps blind patient read, VnExpress International, 24/9/2026: con chip võng mạc 3 × 3 mm có 320 điện cực, làm bằng công nghệ bán dẫn 65 nm; Cục Quản lý Sản phẩm Y tế Quốc gia Trung Quốc phê duyệt thiết bị cho thử nghiệm lâm sàng đầu năm 2026 (e.vnexpress.net)

Chapter 9Chương 9 Why Vietnam has few chip companies of its ownVì sao Việt Nam còn ít công ty chip của riêng mình

  1. 9.1 Renesas Electronics, newsroom, 17 May 2010: Renesas Design Vietnam was established on 5 October 2004 as the first semiconductor design center in Vietnam (renesas.com); Renesas Electronics, newsroom, 1 April 2010: Renesas Electronics began operations on completing the merger of NEC Electronics and Renesas Technology (renesas.com); EEPW, 1 July 2006, reprinting Renesas Technology’s release of 29 June 2006: its Vietnam design subsidiary, Renesas Design Viet Nam, was established in October 2004 (eepw.com.cn)Renesas Electronics, trang tin, 17/5/2010: Renesas Design Vietnam được thành lập ngày 5/10/2004, là trung tâm thiết kế bán dẫn đầu tiên ở Việt Nam (renesas.com); Renesas Electronics, trang tin, 1/4/2010: Renesas Electronics bắt đầu hoạt động sau khi hoàn tất việc sáp nhập NEC Electronics và Renesas Technology (renesas.com); EEPW, 1/7/2006, đăng lại thông cáo ngày 29/6/2006 của Renesas Technology: công ty con thiết kế của hãng ở Việt Nam, Renesas Design Viet Nam, được thành lập tháng 10/2004 (eepw.com.cn)
  2. 9.2 VnExpress International, 23 January 2024, on two decades of chip work in Vietnam: Renesas opened an office in Vietnam in 2004, and ICDREC was set up at Vietnam National University, Ho Chi Minh City, in 2005 (e.vnexpress.net)VnExpress International, 23/1/2024, bài về hai thập kỷ làm chip ở Việt Nam: Renesas mở văn phòng ở Việt Nam năm 2004, còn ICDREC được thành lập tại Đại học Quốc gia TP. Hồ Chí Minh năm 2005 (e.vnexpress.net)
  3. 9.3 Qorvo, press release filed with the U.S. Securities and Exchange Commission, 10 April 2019: Qorvo has agreed to acquire Active-Semi International (sec.gov); Hanoi University of Industry, a job notice, 2017: Active-Semi Vietnam, in Hanoi, has designed analog ICs in Vietnam since 2004 (haui.edu.vn)Qorvo, thông cáo báo chí nộp Ủy ban Chứng khoán Mỹ, 10/4/2019: Qorvo đồng ý mua lại Active-Semi International (sec.gov); Đại học Công nghiệp Hà Nội, thông báo tuyển dụng, 2017: Active-Semi Vietnam ở Hà Nội thiết kế vi mạch analog tại Việt Nam từ năm 2004 (haui.edu.vn)
  4. 9.4 Marvell Technology, press release, 30 September 2025: Marvell Vietnam was established in 2013 with five engineers in Ho Chi Minh City; in 2023 Marvell announced plans to expand its Vietnam workforce by 50 percent over three years; with more than 500 engineers, Vietnam is now its third-largest R&D centre, after the United States and India (investor.marvell.com)Marvell Technology, thông cáo báo chí, 30/9/2025: Marvell Việt Nam thành lập năm 2013 với năm kỹ sư ở TP. Hồ Chí Minh; năm 2023, Marvell công bố kế hoạch tăng đội ngũ ở Việt Nam thêm 50% trong ba năm; với hơn 500 kỹ sư, Việt Nam nay là trung tâm R&D lớn thứ ba của hãng, sau Mỹ và Ấn Độ (investor.marvell.com)
  5. 9.5 Thị trường Hàng hóa, 22 July 2020: CoAsia Semi Việt Nam, a subsidiary of the CoAsia group, was set up in March 2020 (thitruonghanghoa.com)Thị trường Hàng hóa, 22/7/2020: Công ty TNHH CoAsia Semi Việt Nam, công ty con của tập đoàn CoAsia, được thành lập tháng 3/2020 (thitruonghanghoa.com)
  6. 9.6 etnews, 9 July 2025: ABOV Semiconductor has run an R&D centre in Vietnam since 2022 (etnews.com)etnews, 9/7/2025: ABOV Semiconductor có trung tâm R&D ở Việt Nam từ năm 2022 (etnews.com)
  7. 9.7 Ministry of Science and Technology of Viet Nam, English portal, 4 August 2025: nearly 50 foreign corporations and more than 10 Vietnamese companies are engaged in chip design, and fourteen foreign and one domestic enterprise in packaging and testing (english.mst.gov.vn)Bộ Khoa học và Công nghệ, cổng thông tin tiếng Anh, 4/8/2025: gần 50 tập đoàn nước ngoài và hơn 10 doanh nghiệp Việt Nam làm thiết kế chip; mười bốn doanh nghiệp nước ngoài và một doanh nghiệp trong nước làm đóng gói và kiểm thử (english.mst.gov.vn)
  8. 9.8 GenK, 20 August 2025: the Vietnamese chip-design companies include Viettel, FPT and CMC (genk.vn)GenK, 20/8/2025: các doanh nghiệp thiết kế chip Việt Nam gồm Viettel, FPT, CMC (genk.vn)
  9. 9.9 Tiền Phong, 12 June 2025: Vietnam has more than 50 chip-design firms, with a workforce estimated at more than 6,000 engineers; Nhân Dân, 4 August 2025: about 7,000 people work in chip design, the Ministry of Finance’s figure (tienphong.vn, nhandan.vn)Tiền Phong, 12/6/2025: Việt Nam có hơn 50 doanh nghiệp thiết kế vi mạch với đội ngũ ước tính hơn 6.000 kỹ sư; Nhân Dân, 4/8/2025: khoảng 7.000 người làm thiết kế, theo số liệu của Bộ Tài chính (tienphong.vn, nhandan.vn)
  10. 9.10 Báo Chính phủ (English edition), 11 September 2023, on the Comprehensive Strategic Partnership between Vietnam and the United States: the two sides’ leaders pledged to support the rapid development of Viet Nam’s semiconductor ecosystem (en.baochinhphu.vn)Báo Chính phủ (bản tiếng Anh), 11/9/2023, về quan hệ Đối tác Chiến lược Toàn diện Việt Nam - Hoa Kỳ: lãnh đạo hai nước cam kết hỗ trợ hệ sinh thái bán dẫn của Việt Nam phát triển nhanh (en.baochinhphu.vn)
  11. 9.11 VTV, 22 and 23 September 2024: Decision 1017/QĐ-TTg of 21 September 2024 sets a target of at least 50,000 semiconductor workers with a university degree or higher by 2030, at least 15,000 of them in design; Decision 1018/QĐ-TTg of the same date, the semiconductor strategy to 2030 with a vision to 2050, aims for at least 100 design firms (Decision 1017, Decision 1018)VTV, 22 và 23/9/2024: Quyết định 1017/QĐ-TTg ngày 21/9/2024 đặt mục tiêu đến năm 2030 có ít nhất 50.000 nhân lực bán dẫn trình độ đại học trở lên, trong đó ít nhất 15.000 nhân lực thiết kế; Quyết định 1018/QĐ-TTg cùng ngày, chiến lược phát triển công nghiệp bán dẫn đến năm 2030, tầm nhìn 2050, đặt mục tiêu ít nhất 100 doanh nghiệp thiết kế (Quyết định 1017, Quyết định 1018)
  12. 9.12 Government of Viet Nam, policy portal, 16 January 2026: Viettel broke ground on Vietnam’s first chip fab, at Hòa Lạc Hi-Tech Park, aiming to finish building it and begin trial production by the end of 2027 (xaydungchinhsach.chinhphu.vn); VTV, 27 October 2023: Viettel shows Vietnam’s first 5G DFE chip (vtv.vn); VTV, 12 January 2018: the group is renamed Tập đoàn Công nghiệp - Viễn thông Quân đội (vtv.vn)Cổng thông tin Chính phủ (Xây dựng chính sách), 16/1/2026: Viettel khởi công nhà máy chế tạo chip bán dẫn đầu tiên tại Việt Nam, ở Khu Công nghệ cao Hòa Lạc, đặt mục tiêu hoàn thành xây dựng và bắt đầu sản xuất thử nghiệm vào cuối năm 2027 (xaydungchinhsach.chinhphu.vn); VTV, 27/10/2023: Viettel công bố dòng chip 5G DFE đầu tiên của Việt Nam (vtv.vn); VTV, 12/1/2018: tập đoàn đổi tên thành Tập đoàn Công nghiệp - Viễn thông Quân đội (vtv.vn)
  13. 9.13 Báo Chính phủ, 28 September 2024: the National Innovation Center (Trung tâm Đổi mới sáng tạo quốc gia) was set up on 2 October 2019 (baochinhphu.vn); VietnamPlus, 17 February 2025: a digital IC-design training programme opens (vietnamplus.vn); Thời báo Ngân hàng: a semiconductor incubation centre opens on 28 March 2025 (thoibaonganhang.vn)Báo Chính phủ, 28/9/2024: Trung tâm Đổi mới sáng tạo quốc gia (NIC) được thành lập ngày 2/10/2019 (baochinhphu.vn); VietnamPlus, 17/2/2025: khai giảng chương trình đào tạo thiết kế vi mạch số (vietnamplus.vn); Thời báo Ngân hàng: khai trương trung tâm ươm tạo bán dẫn ngày 28/3/2025 (thoibaonganhang.vn)
  14. 9.14 Cirrus Logic, press release, 8 July 2021, republished by Atlantic Bridge: an agreement to acquire Lion Semiconductor for US$335 million in cash; Lion was incorporated in 2012 (abven.com); IEEE Solid-State Circuits Society, event page, 10 November 2025: Hanh-Phuc Le co-founded Lion Semiconductor in 2012 on his PhD research on switched-capacitor DC-DC converters, and its fast battery-charger ICs passed 100 million parts (sscs.ieee.org); iPower3Es lab, UC San Diego, members page: PhD at UC Berkeley, 2013; B.S. at HUST, 2003 (ipower3es.ucsd.edu)Cirrus Logic, thông cáo báo chí, 8/7/2021, Atlantic Bridge đăng lại: thỏa thuận mua lại Lion Semiconductor với giá 335 triệu USD tiền mặt; Lion thành lập năm 2012 (abven.com); IEEE Solid-State Circuits Society (SSCS), trang sự kiện, 10/11/2025: năm 2012, Lê Hạnh Phúc đồng sáng lập Lion Semiconductor dựa trên nghiên cứu tiến sĩ của ông về bộ chuyển đổi tụ chuyển mạch (switched-capacitor converter), và chip sạc pin nhanh của hãng đã vượt 100 triệu chiếc (sscs.ieee.org); phòng thí nghiệm iPower3Es, UC San Diego, trang thành viên: tiến sĩ ở UC Berkeley năm 2013, cử nhân ở Đại học Bách khoa Hà Nội năm 2003 (ipower3es.ucsd.edu)
  15. 9.15 BKIC Integrated Circuit Laboratory, Hanoi University of Science and Technology, collaborators page: Qorvo, FPT Semiconductor, ABOV Semiconductor, ETA Semiconductor, Dolphin Technology and CoAsia (sites.google.com)Phòng thí nghiệm vi mạch BKIC, Đại học Bách khoa Hà Nội, trang đơn vị hợp tác: Qorvo, FPT Semiconductor, ABOV Semiconductor, ETA Semiconductor, Dolphin Technology và CoAsia (sites.google.com)

Chapter 10Chương 10 Becoming a chip designerTrở thành kỹ sư thiết kế chip

  1. 10.1 Decree 99/2019/NĐ-CP of 30 December 2019, in force from 15 February 2020, Articles 14 and 15 (English text on LuatVietnam): a specialised programme of at least 150 credits for upper-secondary graduates, or at least 30 credits for bachelor’s graduates, is placed at its level of the national qualifications framework by its entry conditions, minimum learning volume, lecturer standards and output standards, and its graduates may be awarded the engineer’s degree (english.luatvietnam.vn)Nghị định 99/2019/NĐ-CP ngày 30/12/2019, có hiệu lực từ 15/2/2020, Điều 14 và 15 (bản tiếng Anh trên LuatVietnam): chương trình đào tạo chuyên sâu đặc thù từ 150 tín chỉ trở lên với người tốt nghiệp trung học phổ thông, hoặc từ 30 tín chỉ trở lên với người đã tốt nghiệp đại học, được xếp vào bậc tương ứng của Khung trình độ quốc gia theo điều kiện đầu vào, khối lượng học tập tối thiểu, chuẩn giảng viên và chuẩn đầu ra; người tốt nghiệp có thể được cấp bằng kỹ sư (english.luatvietnam.vn)
  2. 10.2 Đắk Lắk provincial portal, 2 November 2016, on Decision 1982/QĐ-TTg of 18 October 2016, Vietnam’s national qualifications framework: level 6 is the university degree, level 7 the master’s, level 8 the doctorate, and a graduate of a programme of at least 150 credits that meets the level-7 outcomes is recognised at level 7 (daklak.gov.vn)Cổng thông tin tỉnh Đắk Lắk, 2/11/2016, về Quyết định 1982/QĐ-TTg ngày 18/10/2016 phê duyệt Khung trình độ quốc gia Việt Nam: bậc 6 là đại học, bậc 7 là thạc sĩ, bậc 8 là tiến sĩ; người tốt nghiệp chương trình từ 150 tín chỉ trở lên, đạt chuẩn đầu ra của bậc 7, được công nhận có trình độ tương đương bậc 7 (daklak.gov.vn)
  3. 10.3 Hanoi University of Science and Technology, training regulation issued with Decision 4600/QĐ-ĐHBK of 9 June 2023: an engineer’s programme of 1.5 years after the bachelor’s, awarding the engineer’s degree (bằng kỹ sư chuyên sâu đặc thù), equivalent to a master’s (ctt.hust.edu.vn)Đại học Bách khoa Hà Nội, Quy chế đào tạo ban hành kèm Quyết định 4600/QĐ-ĐHBK ngày 9/6/2023: chương trình kỹ sư 1,5 năm sau cử nhân, cấp bằng kỹ sư chuyên sâu đặc thù, tương đương trình độ thạc sĩ (ctt.hust.edu.vn)
  4. 10.4 VietNamNet, 7 January 2020: the head of the Department of Higher Education at the Ministry of Education and Training says that not every engineer’s or doctor’s degree is equivalent to a master’s, and that an engineer’s degree from a programme of only about 120 credits is not (vietnamnet.vn)VietNamNet, 7/1/2020: Vụ trưởng Vụ Giáo dục Đại học, Bộ Giáo dục và Đào tạo, cho biết không phải bằng kỹ sư, bác sĩ nào cũng tương đương thạc sĩ, và bằng kỹ sư của một chương trình chỉ khoảng 120 tín chỉ thì không tương đương (vietnamnet.vn)
  5. 10.5 KAIST, international graduate admission, Eligibility Requirements: IELTS Academic, minimum 6.5 band (as of September 2026) (admission.kaist.ac.kr)KAIST, tuyển sinh sau đại học cho sinh viên quốc tế, điều kiện dự tuyển: IELTS Academic tối thiểu 6,5 (tính đến tháng 9/2026) (admission.kaist.ac.kr)
  6. 10.6 National Tsing Hua University, Department of Electrical Engineering, graduate admission: TOEFL iBT 80 (old 0 to 120 scale) or IELTS 6.5 and above (as of September 2026) (nthu.edu.tw)Đại học Quốc lập Thanh Hoa (Đài Loan), Khoa Kỹ thuật Điện, tuyển sinh sau đại học: TOEFL iBT từ 80 (thang cũ 0 đến 120) hoặc IELTS từ 6,5 trở lên (tính đến tháng 9/2026) (nthu.edu.tw)
  7. 10.7 UC San Diego, Electrical and Computer Engineering, graduate admission FAQ on test scores: IELTS with a minimum band score of 7 (as of September 2026) (ece.ucsd.edu)UC San Diego, Khoa Kỹ thuật Điện và Máy tính, câu hỏi thường gặp về điểm thi khi tuyển sinh sau đại học: IELTS tối thiểu 7 (tính đến tháng 9/2026) (ece.ucsd.edu)
  8. 10.8 VnExpress, 4 October 2025, on Hanoi University of Science and Technology’s graduates: an excellent classification means a CPA of 3.6 out of 4 or above (vnexpress.net)VnExpress, 4/10/2025, về sinh viên tốt nghiệp Đại học Bách khoa Hà Nội: loại xuất sắc là CPA từ 3,6/4 trở lên (vnexpress.net)