Chapter 8 of 10Chương 8/10 13 min13 phút

Many chips working as one systemLàm sao để nhiều chip vận hành như một hệ thống

Splitting a big chip into pays off only if the pieces still work as one chip. Chapter 1 showed why chips are split: several small give a better than one large die, and each part can be made on the that suits it. The price comes afterwards. Dies from different nodes, sometimes made by different companies, must talk to one another almost as freely as circuits on one die, share the package’s power and its paths for heat, and be known to work before they are sealed in together. Putting such different chips in one package to work as one system is called . Between packages, another change has begun: light is starting to carry signals that copper carries today.

Chia một con chip lớn thành nhiều chỉ đáng làm khi các mảnh ghép vẫn chạy như một con chip. Chương 1 đã cho thấy vì sao người ta chia: nhiều nhỏ cho cao hơn một die lớn, và mỗi phần được làm trên hợp với nó. Cái giá đến sau đó. Các die thuộc nhiều tiến trình, có khi do nhiều hãng khác nhau sản xuất, phải trao đổi tín hiệu với nhau gần như dễ dàng như các mạch trên cùng một die. Chúng phải dùng chung nguồn điện và các đường thoát nhiệt của package (phần đóng gói của chip), và phải chắc chắn chạy tốt trước khi bị đóng kín chung vào package ấy. Đưa những con chip khác loại như thế vào chung một package để chạy như một hệ thống gọi là . Còn giữa các package với nhau, một thay đổi khác đã bắt đầu: ánh sáng dần gánh lấy phần việc truyền tín hiệu mà dây đồng đang làm.

In this chapter

Trong chương này

  • How chiplets from different makers agree on one way to talk
  • Why every die is tested before it is assembled
  • How the dies in one package share power and heat
  • How one processor is built from tiles made by two companies
  • Why light is starting to replace copper between packages
  • How the fab’s tools reach the scale of atoms
  • Chiplet của nhiều hãng dùng chung một chuẩn liên kết ra sao
  • Vì sao từng die phải được kiểm thử trước khi lắp ráp
  • Các die trong cùng một package chia nhau nguồn điện và đường thoát nhiệt thế nào
  • Một bộ xử lý được ghép từ tile do hai hãng sản xuất như thế nào
  • Vì sao ánh sáng bắt đầu thay dây đồng giữa các package
  • Công cụ của nhà máy sản xuất chip đã chạm tới cấp nguyên tử ra sao

Dies need one shared language

Các die cần dùng chung một chuẩn liên kết

Inside one chip, circuits talk over wiring built together with them, to one set of rules. Chiplets give that up. Each needs a , a link that carries signals straight from one die to another, and the two ends must agree on everything: how many wires, how fast, at what voltage, and what each signal means. If every maker designs its own link, a chiplet from one company cannot talk to a chiplet from another, much as a charger with the wrong plug cannot charge a phone.

Bên trong một con chip, các mạch trao đổi tín hiệu qua hệ dây dẫn được làm cùng lúc với chúng, theo cùng một bộ quy tắc. Chia thành chiplet là mất đi sự thuận tiện ấy. Mỗi chiplet cần một , tức đường truyền tín hiệu thẳng từ die này sang die kia, và hai đầu đường truyền phải thống nhất với nhau mọi thứ: bao nhiêu dây, chạy nhanh đến đâu, ở điện áp nào, mỗi tín hiệu mang nghĩa gì. Nếu mỗi hãng tự thiết kế một kiểu liên kết riêng, chiplet của hãng này sẽ không trao đổi được với chiplet của hãng kia, chẳng khác gì một bộ sạc có đầu cắm không khớp với điện thoại.

For years there was no such agreement. Before 2022 several die-to-die interfaces were on offer, each from one company or industry group. An open standard for everyone came from a group of chip designers, chipmakers, a packaging house and some of the largest buyers of chips. The UCIe consortium () was announced on 2 March 2022 by , , , , Google Cloud, Meta, Microsoft, , and . By September 2022 and Alibaba had joined the consortium’s board. UCIe builds on earlier die-to-die interfaces such as Intel’s AIB.

Suốt nhiều năm, sự thống nhất ấy chưa có. Trước năm 2022 đã có nhiều chuẩn liên kết giữa các die, mỗi chuẩn do một hãng hay một nhóm trong ngành đưa ra. Chuẩn mở cho mọi hãng đến từ một nhóm gồm các hãng thiết kế chip, các hãng sản xuất chip, một hãng đóng gói và vài khách hàng mua chip lớn nhất. Ngày 2/3/2022, , , , , Google Cloud, Meta, Microsoft, , và cùng công bố liên minh . Đến tháng 9/2022, và Alibaba đã vào hội đồng quản trị của liên minh. UCIe kế thừa những chuẩn liên kết giữa các die có từ trước, như AIB của Intel.

UCIe sets out the link for each way of joining dies, and each way allows a different , the centre-to-centre spacing of neighbouring : the same measure that chapter 7’s ladder climbs.

UCIe quy định đường liên kết cho từng cách ghép die, và mỗi cách cho phép một khác nhau giữa các , cũng chính là thước đo mà “nấc thang” ở chương 7 lần lượt leo lên.

Where the dies sit Bump pitch UCIe gives
Side by side on an ordinary package 100 µm and more (2023)
Side by side on an or a (2.5D, chapter 6) Down to 25 µm (2024)
Stacked one on another (3D, chapter 7) Targeted from 9 µm down to 1 µm (2024)
Các die nằm ở đâu Pitch bump theo UCIe
Cạnh nhau trên của một package thông thường Từ 100 µm trở lên (2023)
Cạnh nhau trên một hoặc (2.5D, chương 6) Xuống tới 25 µm (2024)
Xếp chồng lên nhau (3D, chương 7) Nhắm tới từ 9 µm xuống 1 µm (2024)

The aim of one common link is that a company can buy a chiplet instead of designing every die itself, and mix dies from different makers in one package. Chips whose dies all come from one designer need no common link: NVIDIA’s Blackwell GPUs, for example, join two NVIDIA dies over a 10 TB/s link (chapter 7).

Một kiểu liên kết chung được kỳ vọng sẽ giúp một hãng mua chiplet thay vì tự thiết kế mọi die, và ghép die của nhiều hãng khác nhau vào cùng một package. Những con chip có mọi die do cùng một hãng thiết kế thì không cần đến liên kết chung: chẳng hạn, GPU Blackwell của NVIDIA ghép hai die của NVIDIA qua một liên kết điện tốc độ 10 TB/s (chương 7).

Each die must be tested before assembly

Từng die phải được kiểm thử trước khi lắp ráp

Chapter 1’s case for small dies holds only if the faulty ones are caught before they go in. A is a chip tested before it is assembled into a multi-chip package; it matters because one faulty die found after assembly can force the whole package to be scrapped. The more dies a package holds, the more good silicon one untested die can take down with it.

Lập luận ở chương 1 về die nhỏ chỉ đứng vững khi die hỏng bị phát hiện trước khi đem lắp vào. Một là con chip đã qua kiểm thử trước khi lắp ráp vào một package nhiều chip. Khái niệm này quan trọng vì chỉ một die hỏng bị phát hiện sau khi lắp ráp cũng có thể khiến cả package phải bỏ đi. Package càng chứa nhiều die thì một die chưa qua kiểm thử càng có thể kéo theo nhiều silicon tốt bị vứt bỏ.

The finished package is still tested. Assembly can break a connection, and only the assembled package shows whether the dies work together once they are joined.

Package hoàn chỉnh vẫn được kiểm thử thêm một lần nữa. Khâu lắp ráp có thể làm hỏng một mối nối, và chỉ khi các die đã được ghép lại mới biết chúng có chạy được cùng nhau hay không.

Chiplets share power and heat

Các chiplet chia nhau nguồn điện và đường thoát nhiệt

Every die in the package draws its power up the same kind of route: from the circuit board through the package’s solder balls and substrate, through the bumps under each die (and, in a stack, through the dies below it), and, on a full silicon interposer, through the interposer itself, which every signal and power connection then has to cross. That chain is the package’s . Its wiring has resistance and inductance, so when the dies all switch hard at once and draw a surge of current, the voltage they receive sags. Keeping that voltage clean and steady for the whole system, not one die at a time, is called .

Mọi die trong package đều lấy điện theo cùng một kiểu đường: từ bo mạch đi lên qua các bi hàn và substrate của package, rồi qua các bump dưới từng die (với die xếp chồng thì qua cả các die nằm bên dưới). Nếu die nằm trên một silicon interposer trọn vẹn, dòng điện còn phải xuyên qua interposer ấy, nơi mọi đường tín hiệu và đường nguồn đều phải đi qua. Chuỗi đường dẫn đó là hệ của package. Dây dẫn trong chuỗi có điện trở và điện cảm, nên khi các die cùng lúc chạy hết sức và kéo một dòng điện tăng vọt, điện áp đến được die sẽ bị sụt xuống. Giữ cho điện áp ấy sạch và ổn định trên cả hệ thống, chứ không chỉ cho từng die riêng lẻ, gọi là .

So the dies, the package and the board are designed together rather than one after another, an approach called : power, signals and heat are simulated for the whole system before anything is built. Heat belongs to the same sum, because dies packed side by side or stacked warm one another, and a die that runs too hot slows down or fails early, so is planned with the rest.

Vì vậy các die, package và bo mạch được thiết kế cùng lúc chứ không lần lượt từng thứ, cách làm gọi là : người ta mô phỏng điện năng, tín hiệu và nhiệt của cả hệ thống trước khi bắt tay chế tạo. Nhiệt cũng nằm trong bài toán ấy. Các die đặt sát cạnh nhau hay xếp chồng lên nhau sẽ hun nóng lẫn nhau, mà die nào quá nóng thì chạy chậm lại hoặc hỏng sớm, nên phải tính cùng lúc với phần còn lại.

Meteor Lake puts tiles made by two companies on one base

Meteor Lake đặt tile do hai hãng sản xuất lên cùng một tile nền

In Intel’s processors (Core Ultra, 2023), four chiplets made by two companies sit on one base tile; Intel calls its chiplets tiles. Intel designed all four and had each made on a node that suits it: Intel makes the tile, and TSMC the graphics, and I/O tiles., , Intel makes the base tile on its older 22FFL process, a 22 nm-class node, and the four tiles talk to each other through it, so their signals travel a very short way.

Trong bộ xử lý của Intel (Core Ultra, 2023), bốn chiplet do hai hãng sản xuất cùng xếp chồng trên một tile nền; Intel gọi các chiplet của mình là tile. Intel thiết kế cả bốn tile và cho làm mỗi tile trên tiến trình hợp với nó: Intel làm tile , còn TSMC làm tile đồ họa, tile và tile I/O., , Tile nền do Intel làm bằng tiến trình 22FFL cũ hơn của hãng, một tiến trình cỡ 22 nm, và bốn tile trao đổi tín hiệu với nhau qua tile nền, nên tín hiệu chỉ phải đi một quãng rất ngắn.

Schematic of the Meteor Lake package, not to scale. Seen from above: on the package substrate, a base tile carries four tiles: graphics (the GPU, TSMC N5), SoC (memory control and display, TSMC N6), compute (the CPU cores, Intel 4) and, below compute, I/O (TSMC N6); the tiles TSMC makes are green, the one Intel makes navy. A cut along A-A, seen from the side: the graphics, SoC and compute tiles on microbumps, a passive 22 nm-class base tile (Intel 22FFL) with TSVs through it, bumps, then the package substrate. A note says the tiles talk to each other through the base tile, not through the package substrate, so their signals travel a very short way. Schematic of the Meteor Lake package, not to scale. Seen from above: on the package substrate, a base tile carries four tiles: graphics (the GPU, TSMC N5), SoC (memory control and display, TSMC N6), compute (the CPU cores, Intel 4) and, below compute, I/O (TSMC N6); the tiles TSMC makes are green, the one Intel makes navy. A cut along A-A, seen from the side: the graphics, SoC and compute tiles on microbumps, a passive 22 nm-class base tile (Intel 22FFL) with TSVs through it, bumps, then the package substrate. A note says the tiles talk to each other through the base tile, not through the package substrate, so their signals travel a very short way.
PLATE 8.1HÌNH 8.1 Bộ xử lý Meteor Lake của Intel (Core Ultra, 2023) đặt bốn tile do hai hãng sản xuất vào cùng một package: tile CPU trên Intel 4, tile đồ họa trên TSMC N5, tile SoC và tile I/O trên TSMC N6, tất cả xếp chồng trên một tile nền do Intel sản xuất bằng tiến trình 22FFL cũ hơn, cỡ 22 nm.Intel's Meteor Lake processors (Core Ultra, 2023) put four tiles made by two companies in one package: the CPU tile on Intel 4, the graphics tile on TSMC N5, the SoC and I/O tiles on TSMC N6, all stacked on a base tile Intel makes on its older 22FFL process, a 22 nm-class node. After Intel

A CPU on a new node beside an on an older one is a familiar pairing. The I/O die holds the chip’s links to memory and the outside world, circuits that shrink poorly, so a newer node buys them little. AMD’s specification pages list the I/O die of its Ryzen Threadripper 3990X and Ryzen 7 5800X3D processors as 12 nm, made by , beside CPU chiplets on TSMC’s 7 nm, and its Ryzen 7000 processors (2022) pair CPU chiplets on TSMC’s 5 nm with an I/O die on TSMC’s 6 nm.

Đặt một CPU làm trên tiến trình mới cạnh một làm trên tiến trình cũ hơn là cách ghép đã quen thuộc. I/O die chứa các đường giao tiếp của chip với bộ nhớ và thế giới bên ngoài, loại mạch rất khó thu nhỏ, nên chuyển sang tiến trình mới cũng chẳng được lợi bao nhiêu. Trên trang thông số của AMD, I/O die của hai bộ xử lý Ryzen Threadripper 3990X và Ryzen 7 5800X3D ghi là làm trên tiến trình 12 nm của , đặt cạnh các chiplet CPU làm trên tiến trình 7 nm của TSMC. Dòng Ryzen 7000 (2022) thì ghép chiplet CPU 5 nm với I/O die 6 nm, cả hai đều của TSMC.

Light starts to replace copper between packages

Ánh sáng bắt đầu thay dây đồng giữa các package

Inside a package, dies sit millimetres apart. Between packages the runs are longer. In a data centre, a switch chip, which passes data between servers, sends its signals across the circuit board to an plugged into the front of the switch, where they turn into light for the fibre. The faster the signal, the more of it is lost on that copper path, and the more power the chip spends pushing it out and recovering it at the far end.

Trong một package, các die chỉ cách nhau vài milimet. Giữa các package, quãng đường dài hơn nhiều. Trong trung tâm dữ liệu, dữ liệu qua lại giữa các máy chủ phải đi qua chip chuyển mạch. Con chip này đưa tín hiệu băng qua bo mạch tới một cắm ở mặt trước bộ chuyển mạch, nơi tín hiệu điện đổi thành ánh sáng để đi vào sợi quang. Tín hiệu càng nhanh thì càng hao hụt nhiều trên quãng dây đồng ấy, và con chip càng tốn nhiều điện để đẩy tín hiệu đi rồi khôi phục lại ở đầu bên kia.

moves the optical engine, the part that turns electrical signals into light, into the switch chip’s own package, so the electrical path shrinks to millimetres. The engine is built with , optical circuits made on silicon with the tools used for electronic chips. In NVIDIA’s switches, the lasers that feed it sit outside the package, in modules of their own. NVIDIA reported in August 2025 that co-packaged optics cut the electrical signal loss on that path from 22 dB to about 4 dB, so that about 40% of the signal’s power arrives instead of under 1%. It puts the gain at 3.5 times the power efficiency of pluggable modules, which it says often draw 30 W per interface. In May 2026 it said its co-packaged-optics network switches were in production.

đưa khối quang, tức phần đổi tín hiệu điện thành ánh sáng, vào ngay trong package của chip chuyển mạch, nhờ vậy đường tín hiệu điện chỉ còn vài milimet. Khối quang này làm bằng , tức các mạch quang chế tạo trên silicon bằng những công cụ dùng cho chip điện tử. Còn trong các bộ chuyển mạch của NVIDIA, laser cấp sáng cho khối quang nằm ngoài package, trong những module riêng. Tháng 8/2025, NVIDIA cho biết co-packaged optics giảm suy hao tín hiệu điện trên quãng đường ấy từ 22 dB xuống khoảng 4 dB; nói cách khác, phần công suất tín hiệu đến được nơi nhận tăng từ chưa tới 1% lên khoảng 40%. Theo hãng, hiệu quả điện năng nhờ đó gấp 3,5 lần so với module quang cắm rời, loại thường tiêu thụ 30 W cho mỗi cổng giao tiếp. Tháng 5/2026, hãng cho biết các bộ chuyển mạch mạng dùng co-packaged optics của mình đã đi vào sản xuất.

Câu hỏi thường gặp Common questions
Why is it harder to check for known good dies in a system-in-package than to test a single packaged chip?Vì sao kiểm thử để có known good die trong một system-in-package lại khó hơn kiểm thử một con chip đóng gói riêng lẻ?

Two things add up. Testing a bare die as thoroughly as a packaged chip is hard in itself: probes on the wafer cannot always run every test, and sawing the wafer apart can damage a die that has already passed. And a die that passes on its own can still fail once it is joined to others: the links between the dies must work too, whether they run through the substrate or straight from die to die, and dies packed close together heat one another. Such faults show up only in the assembled package, where one bad die can take every good one with it. So a finished is tested as a whole system, and the package is designed so that each die can still be reached for testing and fault-finding.

Có hai lý do cộng lại. Riêng việc kiểm thử một die trần kỹ lưỡng như một con chip đã đóng gói cũng đã khó: đầu dò trên wafer không phải lúc nào cũng chạy được mọi bài kiểm thử, và khâu cắt wafer có thể làm hỏng một die vốn đã qua kiểm thử. Thêm nữa, một die đạt yêu cầu khi đứng riêng vẫn có thể hỏng khi ghép với các die khác: liên kết điện giữa các die, dù đi qua substrate hay nối thẳng từ die sang die, cũng phải hoạt động, và các die nằm sát nhau sẽ hun nóng lẫn nhau. Những lỗi kiểu này chỉ lộ ra khi package đã lắp xong, lúc một die hỏng có thể kéo theo mọi die tốt bên cạnh. Vì vậy một hoàn chỉnh được kiểm thử trên toàn hệ thống, và package được thiết kế sao cho vẫn tiếp cận được từng die để kiểm thử và dò lỗi.

The newest packages take more steps, chemicals and energy. Is the chip industry becoming less green?Các kiểu đóng gói mới nhất cần thêm nhiều công đoạn, hóa chất và năng lượng. Vậy ngành bán dẫn có đang kém xanh đi không?

Not necessarily. Chiplets waste less: small dies yield better than one large die, so fewer faulty chips are made and thrown away. One modelling study, ECO-CHIP (2024), estimates that heterogeneous integration can cut the carbon emitted in making a system by up to 30% compared with a single chip; that is a model’s upper estimate, not a measurement. Beyond packaging, much of the work is factory-wide: making tools more efficient and cutting potent greenhouse gases. Chipmakers etch wafers and clean their tools’ chambers with fluorinated gases, a tonne of which can warm the planet as much as thousands or tens of thousands of tonnes of CO2, and they also use nitrous oxide (N2O), at 273 times CO2 over 100 years., And companies set targets, which are promises rather than results: Qualcomm has committed to net zero across its operations and value chain by 2040. Its interim goal is to halve its Scope 1 and 2 emissions, those of its own sites and of the energy it buys, by 2030 from a 2020 base.

Chưa hẳn. Chiplet ít lãng phí hơn: die nhỏ cho yield cao hơn một die lớn, nên số chip hỏng phải làm ra rồi vứt đi cũng ít hơn. Một nghiên cứu mô hình hóa năm 2024, ECO-CHIP, ước tính tích hợp dị thể có thể giảm tới 30% lượng carbon phát thải khi chế tạo một hệ thống so với một con chip ; đó là con số tối đa của mô hình chứ không phải số đo thực tế. Ngoài khâu đóng gói chip, phần lớn công việc diễn ra trên toàn nhà máy: làm cho máy móc tiết kiệm năng lượng hơn, và cắt giảm các khí gây hiệu ứng nhà kính mạnh. Các hãng sản xuất chip dùng khí chứa flo để khắc wafer và làm sạch buồng máy, loại khí mà một tấn có thể làm Trái Đất nóng lên ngang hàng nghìn đến hàng chục nghìn tấn CO2, và còn dùng cả đinitơ oxit (N2O), loại khí gây nóng gấp 273 lần CO2 trong vòng 100 năm., Các hãng cũng tự đặt mục tiêu, nhưng đó là lời hứa chứ chưa phải kết quả: Qualcomm cam kết đạt phát thải ròng bằng 0 (net zero) trên toàn bộ hoạt động và chuỗi giá trị vào năm 2040. Mục tiêu trung gian là đến năm 2030 giảm một nửa phát thải phạm vi 1 và 2, tức phát thải từ chính các cơ sở của hãng và từ năng lượng hãng mua, so với năm gốc 2020.

Light carries signals with less loss and less energy. What are its drawbacks, and why is it not used everywhere yet?Ánh sáng truyền tín hiệu ít hao hụt hơn và tốn ít năng lượng hơn. Vậy nó có nhược điểm gì, và vì sao chưa được dùng rộng rãi?

Co-packaged optics brings problems of its own. The laser is the part most likely to fail, especially in heat (Lightwave, 2021), so NVIDIA’s co-packaged switches keep their lasers away from the switch chip, in modules that can be replaced on site and sit in a temperature-controlled space of their own (NVIDIA, August 2025). The optical engines themselves are soldered into the package, so replacing one can mean pulling out the whole switch, where a pluggable module is simply pulled out and swapped. And a buyer who invests heavily in one vendor’s co-packaged system may find it hard to move to another vendor’s.

Co-packaged optics cũng mang theo những vấn đề riêng. Laser là bộ phận dễ hỏng nhất, nhất là khi bị nung nóng (Lightwave, 2021), nên các bộ chuyển mạch dùng co-packaged optics của NVIDIA đặt laser cách xa chip chuyển mạch, trong những module thay được ngay tại chỗ và nằm trong một khoang riêng được kiểm soát nhiệt độ (NVIDIA, tháng 8/2025). Còn các khối quang thì được hàn thẳng vào package, nên muốn thay một khối có khi phải tháo cả bộ chuyển mạch, trong khi module quang cắm rời chỉ cần rút ra thay ngay. Và khách hàng đã đầu tư nhiều vào hệ thống co-packaged optics của một hãng có thể khó chuyển sang sản phẩm của hãng khác.

Packaging many chiplets grew up around silicon processors. What does it do for chips made of other materials, such as gallium nitride or indium phosphide?Kỹ thuật đóng gói nhiều chiplet vốn gắn với các bộ xử lý silicon. Vậy nó giúp gì cho những con chip làm từ vật liệu khác, như gallium nitride hay indium phosphide?

It lets each die keep the material that suits it. On a single chip, changing the wafer’s material to suit one function forces every other function to live with that choice. At very high , gives higher electron speed than silicon and a higher breakdown voltage than (about 7 V against 1.6 V for circuits built for 100 GHz, in one comparison), so a die in that material is worth keeping. At high radio frequencies, output power beyond what silicon , the process most chips are made with, can give usually calls for gallium arsenide (GaAs) or , and a multi-die package lets such a die sit beside the CMOS that controls it (as reported, Microwave Journal, June 2025).

Nó cho phép mỗi die giữ đúng vật liệu hợp với mình. Trên một con chip duy nhất, đổi vật liệu của wafer cho hợp với một chức năng thì mọi chức năng khác cũng phải chịu theo. Ở những tần số rất cao, cho electron chạy nhanh hơn silicon và có điện áp đánh thủng cao hơn (khoảng 7 V so với 1,6 V ở các mạch làm cho tần số 100 GHz, theo một phép so sánh), nên đáng để giữ riêng die làm bằng vật liệu này. Ở tần số vô tuyến cao, muốn có công suất phát vượt quá khả năng của silicon, quy trình làm ra phần lớn chip hiện nay, thì thường phải dùng gallium arsenide (GaAs) hoặc , và một package nhiều die cho phép die như thế nằm ngay cạnh con chip CMOS điều khiển nó (theo Microwave Journal, tháng 6/2025).

The fab's tools reach the scale of atoms

Công cụ của nhà máy sản xuất chip đã chạm tới cấp nguyên tử

As chapter 2 noted, already borrows processes from the , and its finest joints need the fab’s finest control. (chapter 7) bonds dielectric to dielectric and copper pad to copper pad, with no solder. The dielectric must be smooth to a roughness of 0.1 to 0.2 nm, one or two (an angstrom is a tenth of a nanometre), and each copper pad sits 1 to 5 nm below its surface, leaving room for the copper to expand when the bond is heated. Fabs have worked at that scale for years: , in volume production since the late 2000s, builds a film in cycles that each add less than a full atomic layer, and removes material in thin, self-limiting steps.

Như chương 2 đã nêu, vốn đã mượn quy trình của , và những mối nối nhỏ nhất cần đến mức kiểm soát tinh vi nhất của fab. Với (chương 7), lớp điện môi (lớp cách điện) dính liền với lớp điện môi, còn điểm tiếp xúc (pad) bằng đồng gắn thẳng vào pad đồng, không có thiếc hàn xen giữa. Lớp điện môi phải nhẵn đến độ nhám chỉ 0,1 đến 0,2 nm, tức một đến hai (một angstrom bằng một phần mười nanomet), còn mỗi pad đồng nằm thấp hơn bề mặt ấy từ 1 đến 5 nm, chừa chỗ cho đồng giãn nở khi mối ghép được nung nóng. Fab đã làm việc ở cỡ đó từ nhiều năm nay: , được dùng trong sản xuất hàng loạt từ cuối những năm 2000, tạo màng qua nhiều chu trình, mỗi chu trình thêm chưa tới một lớp nguyên tử, còn gỡ bỏ vật liệu qua từng bước mỏng và tự giới hạn.