SourcesNguồn tham khảo

Sources & further readingNguồn tham khảo

Every source the chapters cite, and a few worth reading next. A small number in the text, such as 2.3, points to the matching entry here: chapter 2, third source.

Toàn bộ nguồn mà các chương trích dẫn, cùng vài tài liệu nên đọc thêm. Mỗi con số nhỏ trong bài, chẳng hạn 2.3, dẫn tới mục tương ứng ở đây: chương 2, nguồn thứ ba.

Chapter 1Chương 1 Why packaging became the new gameVì sao đóng gói chip trở thành cuộc chơi mới

  1. 1.1 Morgan Stanley Research, The Mobile Internet Report Setup, 15 December 2009, slide 7, Computing Growth Drivers Over Time (ccst.us), and Morgan Stanley’s press release of the same day (morganstanley.com): mainframes 1 million units or more, minicomputers 10 million, PCs 100 million, the desktop internet 1 billion devices or users, and mobile 10 billion or more as a projection; mobile is called the fifth cycle in 50 yearsMorgan Stanley Research, The Mobile Internet Report Setup, 15/12/2009, trang 7, Computing Growth Drivers Over Time (ccst.us), và thông cáo báo chí của Morgan Stanley cùng ngày (morganstanley.com): máy tính lớn từ 1 triệu chiếc, máy tính mini 10 triệu, máy tính cá nhân 100 triệu, internet trên máy để bàn 1 tỷ thiết bị hoặc người dùng, còn internet di động được dự phóng từ 10 tỷ trở lên; di động được gọi là chu kỳ thứ năm trong 50 năm
  2. 1.2 SEMI, Eighteen New Semiconductor Fabs to Start Construction in 2025, SEMI Reports, 7 January 2025 (semi.org): 18 new fab construction projects in 2025, three for 200 mm and fifteen for 300 mm wafers, research and development lines not countedSEMI, Eighteen New Semiconductor Fabs to Start Construction in 2025, SEMI Reports, 7/1/2025 (semi.org): 18 dự án fab mới khởi công trong năm 2025, ba dự án cho wafer 200 mm và mười lăm dự án cho wafer 300 mm, không tính các dây chuyền nghiên cứu và phát triển
  3. 1.3 Deloitte, The global semiconductor talent shortage, 2022 (deloitte.com): Deloitte predicts that more than one million additional skilled workers will be needed by 2030, more than 100,000 a year, on a base of more than two million direct employees in 2021Deloitte, The global semiconductor talent shortage, 2022 (deloitte.com): Deloitte dự báo đến năm 2030 ngành bán dẫn cần thêm hơn một triệu lao động có tay nghề, tức hơn 100.000 người mỗi năm, so với hơn hai triệu lao động trực tiếp năm 2021
  4. 1.4 Intel, press release announcing its 22 nm Tri-Gate transistor, 4 May 2011 (intc.com): the world’s first three-dimensional transistors, called Tri-Gate, in a production technology (a fin design, which the field calls FinFET)Intel, thông cáo công bố transistor Tri-Gate 22 nm, 4/5/2011 (intc.com): những transistor ba chiều đầu tiên trên thế giới, gọi là Tri-Gate, được đưa vào một công nghệ sản xuất (thiết kế dạng vây mà giới chuyên môn gọi là FinFET)
  5. 1.5 Iain Thomson, Intel lets loose with 3rd gen Ivy Bridge tri-gate chips, The Register, 23 April 2012 (theregister.com): Intel released its first chips using tri-gate transistors, the Core i5 and i7 processors called Ivy Bridge, its first 22 nm rangeIain Thomson, Intel lets loose with 3rd gen Ivy Bridge tri-gate chips, The Register, 23/4/2012 (theregister.com): Intel tung ra những chip đầu tiên dùng transistor tri-gate, dòng Core i5 và i7 mang tên Ivy Bridge, cũng là dòng chip 22 nm đầu tiên của hãng
  6. 1.6 TSMC, fourth-quarter 2025 earnings conference call, transcript, 15 January 2026 (investor.tsmc.com): N2 entered high-volume manufacturing in the fourth quarter of 2025, at the Hsinchu and Kaohsiung sitesTSMC, biên bản buổi báo cáo kết quả kinh doanh quý 4/2025, 15/1/2026 (investor.tsmc.com): N2 vào sản xuất hàng loạt từ quý 4/2025, tại các cơ sở Tân Trúc và Cao Hùng
  7. 1.7 Intel, press release, Intel Unveils Panther Lake Architecture: First AI PC Platform Built on 18A, 9 October 2025 (intc.com): Fab 52 in Arizona fully operational and set to reach high-volume production on Intel 18A later that yearIntel, thông cáo báo chí, Intel Unveils Panther Lake Architecture: First AI PC Platform Built on 18A, 9/10/2025 (intc.com): Fab 52 ở Arizona đã đi vào hoạt động đầy đủ và sẽ đạt sản lượng lớn trên Intel 18A trước cuối năm đó
  8. 1.8 Semiconductor Engineering, article on what chip design costs, 30 October 2023, reproducing IBS’s 2018 chart of design cost by node (semiengineering.com): about US$51.3 million to design a chip at 28 nm; the article finds that such headline numbers “appear to be significantly inflated”, since no chip starts “with a blank sheet of paper” and many advanced-node AI/ML chips are “highly replicated arrays” of simple processing elementsSemiconductor Engineering, bài viết về chi phí thiết kế chip, 30/10/2023, in lại biểu đồ chi phí thiết kế theo tiến trình năm 2018 của IBS (semiengineering.com): khoảng 51,3 triệu USD để thiết kế một con chip ở 28 nm; bài viết nhận định những con số hay được dẫn ấy có vẻ bị thổi phồng đáng kể, vì không con chip nào được thiết kế từ một trang giấy trắng, và nhiều chip AI/ML ở tiến trình tiên tiến chỉ là những mảng lặp lại rất nhiều lần của các phần tử xử lý đơn giản
  9. 1.9 Arm Holdings, Form F-1 registration statement (August 2023), citing IBS design-cost estimates by node (sec.gov)Arm Holdings, hồ sơ đăng ký Form F-1 (tháng 8/2023), dẫn ước tính chi phí thiết kế chip theo tiến trình của IBS (sec.gov)
  10. 1.10 Samuel K. Moore, What AMD Learned From Its Big Chiplet Push, IEEE Spectrum, 27 June 2023 (spectrum.ieee.org): AMD’s Sam Naffziger on logic that still scales, SRAM that is harder to scale and analog that does not, and on moving the analog circuits to a central I/O chipletSamuel K. Moore, What AMD Learned From Its Big Chiplet Push, IEEE Spectrum, 27/6/2023 (spectrum.ieee.org): Sam Naffziger của AMD nói về mạch logic vẫn thu nhỏ được, SRAM khó thu nhỏ hơn, mạch analog thì không, và việc chuyển mạch analog sang một chiplet I/O trung tâm

Chapter 2Chương 2 What a package does, and how it is madeĐóng gói chip để làm gì và gồm những bước nào

  1. 2.1 W. D. Brown, Introduction and Overview of Microelectronics Packaging, chapter 1 of a book on microelectronics packaging, IEEE Press, ISBN 0-7803-4700-5 (sample chapter on Wiley’s site, wiley.com): the package must provide signal distribution, heat dissipation, power distribution, and circuit support and protectionW. D. Brown, Introduction and Overview of Microelectronics Packaging, chương 1 của một cuốn sách về đóng gói vi điện tử, IEEE Press, ISBN 0-7803-4700-5 (chương mẫu trên trang của Wiley, wiley.com): package phải đảm bảo phân phối tín hiệu, tản nhiệt, phân phối điện năng, đỡ và bảo vệ mạch
  2. 2.2 Solid State Technology, Process and handling challenges for known good die, undated (semiconductor-digest.com): making known good dies takes more than the “traditional testing of the die while in a wafer state”, and starts from “reading the wafer map and scanning for pre-tested die”Solid State Technology, Process and handling challenges for known good die, không ghi ngày (semiconductor-digest.com): để có known good die cần nhiều hơn khâu kiểm thử die khi còn trên wafer theo cách truyền thống, và việc này bắt đầu từ đọc bản đồ wafer để tìm những die đã được kiểm thử trước
  3. 2.3 SEMI 3D10, a guide to the wafers used in 300 mm three-dimensional chip stacks, its scope as published on SEMI’s store (semi.org): wafers with a nominal diameter of 300 mm and a nominal thickness of 775 µmSEMI 3D10, hướng dẫn về các wafer dùng trong chồng chip ba chiều 300 mm, phần phạm vi công bố trên trang của SEMI (semi.org): wafer có đường kính danh định 300 mm và độ dày danh định 775 µm
  4. 2.4 Brian Ley, Diameter of a Human Hair, The Physics Factbook, 1999 (hypertextbook.com): human hairs range from 17 to 181 µm across; this book takes about 75 µm as a typical value inside that rangeBrian Ley, Diameter of a Human Hair, The Physics Factbook, 1999 (hypertextbook.com): tóc người có đường kính từ 17 đến 181 µm; cuốn sách này lấy khoảng 75 µm làm giá trị điển hình trong khoảng ấy
  5. 2.5 DISCO Corporation, US patent 8,025,553 B2, Back grinding method for wafer (patents.google.com): a wafer is thinned from around 700 µm to about 200 µm, and in some cases to 50 µm or 30 µmDISCO Corporation, bằng sáng chế Mỹ 8,025,553 B2, Back grinding method for wafer (patents.google.com): wafer được mài mỏng từ khoảng 700 µm xuống khoảng 200 µm, có khi xuống 50 µm hoặc 30 µm
  6. 2.6 AnySilicon, Semipedia entry on wire bonding (anysilicon.com): bond wires of gold, copper and aluminium; silver is used less often because of its costAnySilicon, mục từ về wire bonding trong Semipedia (anysilicon.com): dây nối bằng vàng, đồng và nhôm; bạc ít được dùng hơn vì giá cao

Chapter 3Chương 3 From pins to solder balls: sixty years of chip packagesTừ chân cắm đến bi hàn: sáu mươi năm đóng gói chip

  1. 3.1 Computer History Museum, The Silicon Engine, “1965: Package is the First to Accommodate System Design Considerations” (computerhistory.org): TO-5 and TO-18 metal cans for 1960s transistors, and Fairchild’s first Micrologic ICs in such cans modified for up to 10 leads; Texas Instruments’ flat-pack, made to take the least board area; Fairchild’s 14-lead ceramic dual in-line package, two rows of pins 100 mils apart, devised in 1965; low-cost plastic DIPs dominating production volumes by the early 1970sComputer History Museum, The Silicon Engine, “1965: Package is the First to Accommodate System Design Considerations” (computerhistory.org): hộp kim loại TO-5 và TO-18 cho transistor thập niên 1960, và những IC Micrologic đầu tiên của Fairchild nằm trong loại hộp ấy, sửa lại để có tới 10 chân; flat-pack của Texas Instruments, làm ra để chiếm ít diện tích bo mạch nhất; DIP gốm 14 chân của Fairchild, hai hàng chân cách nhau 100 mil, ra đời năm 1965; DIP nhựa giá rẻ chiếm phần lớn sản lượng từ đầu thập niên 1970
  2. 3.2 NASA, J. E. Tomayko, Computers in Spaceflight: The NASA Experience, NASA CR-182505, March 1988, chapter 2 (ntrs.nasa.gov): the Apollo computer’s circuits sat in modules of “two groups of 60 flat packs”, and “The flatpacks each held two logic gates”NASA, J. E. Tomayko, Computers in Spaceflight: The NASA Experience, báo cáo NASA CR-182505, tháng 3/1988, chương 2 (ntrs.nasa.gov): mạch của máy tính Apollo nằm trong các module, mỗi module gồm hai nhóm 60 flat-pack, và mỗi flat-pack chứa hai cổng logic
  3. 3.3 Smithsonian National Air and Space Museum, Integrated Circuit, Dual 3 Input, Apollo Guidance Computer, object A20170004000 (airandspace.si.edu): an IC of the type used in the Apollo Guidance “Block II” computers of the Command and Lunar Modules, designed by Fairchild Semiconductor and manufactured by Philco at its Lansdale, Pennsylvania plant; several thousand to a computerSmithsonian National Air and Space Museum, Integrated Circuit, Dual 3 Input, Apollo Guidance Computer, hiện vật A20170004000 (airandspace.si.edu): loại IC dùng trong máy tính dẫn đường Apollo “Block II” trên khoang chỉ huy và khoang đổ bộ Mặt Trăng, do Fairchild Semiconductor thiết kế và Philco sản xuất tại nhà máy Lansdale, Pennsylvania; mỗi máy tính dùng vài nghìn con
  4. 3.4 Renesas (Intersil), package outline E8.3, an 8-lead plastic dual in-line package, JEDEC MS-001-BA: leads 0.100 in (2.54 mm) apart (renesas.com)Renesas (Intersil), bản vẽ package E8.3, DIP nhựa 8 chân, chuẩn JEDEC MS-001-BA: các chân cách nhau 0,100 in (2,54 mm) (renesas.com)
  5. 3.5 Semiconductor History Museum of Japan, packaging history, the 1970s page (shmj.or.jp): the 1970s as the era of pin-insertion dual in-line packages (DIPs); in 1971, for a Japanese government computer project, “sets of ten ICs were flip-chip interconnected” in one 36-pin package; the PGA, 1975, 52 pins in a grid, for mainframe computers; the QFP developed in Japan in 1977, a 54-pin plastic package for calculator chipsSemiconductor History Museum of Japan, lịch sử đóng gói chip, trang về thập niên 1970 (shmj.or.jp): thập niên 1970 là thời của DIP chân cắm xuyên lỗ; năm 1971, trong một dự án máy tính của chính phủ Nhật Bản, từng bộ mười IC được nối flip chip trong cùng một package 36 chân; PGA ra đời năm 1975, 52 chân xếp thành lưới, dùng cho máy tính lớn; QFP ra đời ở Nhật Bản năm 1977, một package nhựa 54 chân cho chip máy tính bỏ túi
  6. 3.6 AnySilicon, Semipedia, wire bonding (anysilicon.com): bond wires of gold, copper and aluminium; silver used less often because of its costAnySilicon, Semipedia, mục nối dây (anysilicon.com): dây nối bằng vàng, đồng và nhôm; bạc ít được dùng hơn vì giá cao
  7. 3.7 IBM, IBM Heritage, The IBM PC, undated (ibm.com): the IBM 5150 Personal Computer, unveiled on 12 August 1981 at New York’s Waldorf HotelIBM, IBM Heritage, The IBM PC, không ghi ngày (ibm.com): máy tính cá nhân IBM 5150, được giới thiệu ngày 12/8/1981 tại khách sạn Waldorf ở New York
  8. 3.8 NXP, package outline SOT1699-1: “LQFP64, plastic, low profile quad flat package; 64 terminals; 0.5 mm pitch; 10 mm x 10 mm x 1.4 mm body”, JEDEC MS-026 BCD, issued 25 January 2016 (nxp.com)NXP, bản vẽ package SOT1699-1: LQFP nhựa 64 chân, pitch 0,5 mm, thân 10 × 10 × 1,4 mm, chuẩn JEDEC MS-026 BCD, ban hành 25/1/2016 (nxp.com)
  9. 3.9 Semiconductor History Museum of Japan, packaging history, the 1990s page (shmj.or.jp): large computers shipped from 1990 with Hitachi’s micro chip carrier (MCC), 528 solder balls in a grid on its underside; a BGA for chips on multilayer boards developed in 1994, and with its balls set closer, heavily used in phones; Matsushita Electronics started mass production of a QFN in 1997; stacked CSPs, several memory dies in one package, in mass production from 1998, the approach called SiP from about thenSemiconductor History Museum of Japan, lịch sử đóng gói chip, trang về thập niên 1990 (shmj.or.jp): máy tính lớn giao hàng từ năm 1990 dùng micro chip carrier (MCC) của Hitachi, với 528 bi hàn xếp thành lưới ở mặt dưới; một kiểu BGA cho chip gắn trên bo mạch nhiều lớp ra đời năm 1994, và khi bi hàn xếp sát hơn thì được dùng nhiều trong điện thoại; Matsushita Electronics bắt đầu sản xuất hàng loạt QFN năm 1997; CSP xếp chồng, nhiều die bộ nhớ trong một package, được sản xuất hàng loạt từ năm 1998, và cách làm này được gọi là SiP từ khoảng thời gian đó
  10. 3.10 Amkor Technology, ChipArray BGA (CABGA): “0.4, 0.5, 0.65, 0.75, 0.80 & 1.0 mm ball pitch available” (amkor.com)Amkor Technology, ChipArray BGA (CABGA): có các pitch bi hàn 0,4; 0,5; 0,65; 0,75; 0,80 và 1,0 mm (amkor.com)
  11. 3.11 IPC, J-STD-012, Implementation of Flip Chip and Chip Scale Technology, January 1996, table of contents (electronics.org): the standard’s own text is sold, not publishedIPC, J-STD-012, Implementation of Flip Chip and Chip Scale Technology, tháng 1/1996, mục lục (electronics.org): toàn văn tiêu chuẩn được bán, không công bố miễn phí
  12. 3.12 EESemi, Chip Scale Package (CSP) (eesemi.com): a CSP, “based on IPC/JEDEC J-STD-012 definition, is a single-die, direct surface mountable package with an area of no more than 1.2 X the original die area”EESemi, Chip Scale Package (CSP) (eesemi.com): theo định nghĩa của IPC/JEDEC J-STD-012, CSP là package một die, gắn thẳng lên bề mặt bo mạch, diện tích không quá 1,2 lần diện tích die ban đầu
  13. 3.13 iFixit, with Chipworks (now TechInsights), A Peek Inside Apple’s A4 Processor, 5 April 2010 (ifixit.com): “The A4 package has three layers: two layers of RAM (Samsung K4X1G323PE), and one layer containing the actual microprocessor”iFixit, cùng Chipworks (nay là TechInsights), A Peek Inside Apple’s A4 Processor, 5/4/2010 (ifixit.com): package của A4 có ba lớp, hai lớp RAM (Samsung K4X1G323PE) và một lớp chứa bộ vi xử lý

Chapter 4Chương 4 Flip chip: connecting across the whole faceFlip chip: lật úp con chip để kết nối trên khắp bề mặt

  1. 4.1 P. A. Totta, Forty Years of Flip Chips with Solder Bumps, abstract for a UCLA workshop (ucla.edu): IBM made a flip-chip transistor with solder bump connections in the summer of 1962, a copper ball in each bump holding the chip up; later, glass dams let the solder alone hold it up, and that development was named controlled collapse chip connection, or C4; the bumps were later found safe to place over active devices, away from the chip’s edges; “From the beginning there was a common Under Bump Metallization”P. A. Totta, Forty Years of Flip Chips with Solder Bumps, tóm tắt bài trình bày tại một buổi chuyên đề của UCLA (ucla.edu): mùa hè năm 1962, IBM làm được transistor flip chip nối bằng bump hàn, mỗi bump có một viên bi đồng đỡ con chip; về sau, những gờ thủy tinh giúp tự thiếc hàn đỡ được con chip, và phương pháp này được đặt tên là controlled collapse chip connection, hay C4; về sau nữa người ta thấy có thể đặt bump ngay trên vùng mạch, xa mép chip; lớp under-bump metallization có mặt ngay từ đầu
  2. 4.2 UCIe Consortium, questions and answers on UCIe packaging technologies, 25 September 2023: standard package bump pitches “are available at 100um and higher” (uciexpress.org)UCIe Consortium, phần hỏi đáp về công nghệ đóng gói của UCIe, 25/9/2023: pitch bump của package tiêu chuẩn phổ biến từ 100 µm trở lên (uciexpress.org)
  3. 4.3 Amkor Technology, FCBGA data sheet DS831F, Rev 12/20, read in its Chinese edition (amkor.com): a 90 µm minimum array bump pitch; package bodies from 10 mm to 67.5 mm on a side, 85 mm in developmentAmkor Technology, bảng dữ liệu FCBGA DS831F, bản 12/2020, đọc ở bản tiếng Trung (amkor.com): pitch bump nhỏ nhất 90 µm khi xếp thành lưới; thân package từ 10 mm đến 67,5 mm mỗi cạnh, cỡ 85 mm đang phát triển
  4. 4.4 Amkor Technology, Micro LeadFrame (MLF/QFN), undated (amkor.com): “Having the die-attach paddle exposed on the bottom of the package surface provides an efficient heat path when soldered directly to the PWB”Amkor Technology, Micro LeadFrame (MLF/QFN), không ghi ngày (amkor.com): phần pad gắn die để lộ ở mặt đáy package tạo một đường thoát nhiệt hiệu quả khi được hàn thẳng lên bo mạch
  5. 4.5 M. Trimpl et al. (Fermilab), Demonstration of fine pitch FCOB (Flip Chip on Board) assembly based on solder bumps at Fermilab, JINST 4 (2009) T11001, arXiv:0911.0021 (arxiv.org): “a typical wire bond connection shows an inductance of about 1 nH per mm, whereas a bump bond could provide 50 pH only”M. Trimpl và cộng sự (Fermilab), Demonstration of fine pitch FCOB (Flip Chip on Board) assembly based on solder bumps at Fermilab, JINST 4 (2009) T11001, arXiv:0911.0021 (arxiv.org): một mối nối dây điển hình có điện cảm khoảng 1 nH mỗi milimet, trong khi một bump chỉ khoảng 50 pH
  6. 4.6 TechSearch International (J. Vardaman), GBC - Trends and Infrastructure for AI, IMAPS Device Packaging Conference, March 2025 (imapsource.org): NVIDIA’s A100 is “Attached to 55mm x 55mm build-up substrate”TechSearch International (J. Vardaman), GBC - Trends and Infrastructure for AI, hội nghị IMAPS Device Packaging, tháng 3/2025 (imapsource.org): chip A100 của NVIDIA được gắn trên một substrate build-up 55 × 55 mm
  7. 4.7 LG Innotek, LG Innotek Showcases Next-Generation Semiconductor Substrate Technologies to Global Big Tech Companies at ECTC, 27 May 2026 (lginnotek.com): “a large FC-BGA substrate sample (3.3×3.3inch)”LG Innotek, thông cáo về các công nghệ substrate bán dẫn thế hệ mới giới thiệu tại ECTC, 27/5/2026 (lginnotek.com): một mẫu substrate FC-BGA cỡ lớn, 3,3 × 3,3 inch
  8. 4.8 Kyocera, Package Substrate Solutions: FCBGA Technology, data brochure (Kyocera Europe), April 2024 (kyocera.com): maximum body size, samples from its Ayabe plant, “100 x 100 mm”Kyocera, Package Substrate Solutions: FCBGA Technology, tài liệu giới thiệu (Kyocera Europe), tháng 4/2024 (kyocera.com): cỡ thân lớn nhất, hàng mẫu của nhà máy Ayabe, 100 × 100 mm
  9. 4.9 ASE, System in Package (SiP), undated (aseglobal.com): conformal shielding by a PVD metal layer “designed to substitute for metal can/lid”, with “area reduction 17% and thickness reduction 7%”; compartment shielding “constructed from laser trench and conductive paste”ASE, System in Package (SiP), không ghi ngày (aseglobal.com): lớp chắn phủ kim loại bằng PVD được thiết kế để thay hộp hoặc nắp kim loại, giúp giảm 17% diện tích và 7% độ dày; lớp chắn ngăn khoang làm từ rãnh cắt laser và keo dẫn điện
  10. 4.10 TSMC, InFO (Integrated Fan-Out) technology (tsmc.com): a wafer-level package with high-density wiring layers; InFO_PoP stacks a DRAM package on a mobile processor and, compared with flip-chip PoP, “has a thinner profile and better electrical and thermal performances because of no organic substrate and C4 bump”; TSMC has shipped InFO in high volume since 2016TSMC, công nghệ InFO (Integrated Fan-Out) (tsmc.com): kiểu đóng gói làm ở cấp wafer, dùng các lớp dây dẫn mật độ cao; InFO_PoP xếp một package DRAM chồng lên bộ xử lý di động và, so với PoP dùng flip chip, mỏng hơn, có hiệu năng điện và nhiệt tốt hơn vì không có substrate hữu cơ và bump C4; TSMC đã sản xuất hàng loạt InFO từ năm 2016
  11. 4.11 J. Kim et al. (Georgia Tech), Silicon vs. Organic Interposer: PPA and Reliability Tradeoffs in Heterogeneous 2.5D Chiplet Integration, IEEE ICCD 2020 (gatech.edu): in simulation, the organic (LCP) interposer’s worst propagation delay was 0.75 times the silicon one’s, and its eye height 21.94% lower (eye width unchanged), because with less resistance, reflections played a bigger roleJ. Kim và cộng sự (Georgia Tech), Silicon vs. Organic Interposer: PPA and Reliability Tradeoffs in Heterogeneous 2.5D Chiplet Integration, IEEE ICCD 2020 (gatech.edu): trong mô phỏng, độ trễ lan truyền lớn nhất trên dây của interposer hữu cơ (LCP) chỉ bằng 0,75 lần của silicon interposer, còn độ cao mắt tín hiệu thấp hơn 21,94% (độ rộng mắt không đổi), vì điện trở nhỏ khiến tín hiệu phản xạ ảnh hưởng nhiều hơn
  12. 4.12 D. Li et al., The Effect of BEOL Design Factors on the Thermal Reliability of Flip-Chip Chip-Scale Packaging, Micromachines 16(2):121, 22 January 2025 (nih.gov): with fine-pitch packages and hard copper pillars, the chip’s wiring layers are “susceptible to chip package interaction (CPI)”, and “the low-k layer has a higher risk of cracking”D. Li và cộng sự, The Effect of BEOL Design Factors on the Thermal Reliability of Flip-Chip Chip-Scale Packaging, Micromachines 16(2):121, 22/1/2025 (nih.gov): với package pitch nhỏ và trụ đồng cứng, các lớp dây dẫn của chip dễ chịu tương tác giữa chip và package, và lớp low-k có nguy cơ nứt cao hơn

Chapter 5Chương 5 Packaging an RF filter without touching its surfaceĐóng gói chip lọc sóng mà không cần chạm vào bề mặt

  1. 5.1 X. Liu et al., A Review of Wafer-Level Packaging Technology for SAW and BAW Filters, Micromachines 16(3), 320, 11 March 2025 (pmc.ncbi.nlm.nih.gov): SAW filters are made on piezoelectric substrates, commonly lithium tantalate or lithium niobate; a SAW package “must provide a cavity structure above the functional area of the device”; ceramic packages gave way to wafer-level ones and wire bonding to flip-chip soldering; the thin-film dome is built over a sacrificial layer, sealed and reinforced; caps of 20 and 45 µm collapsed at 9 MPa and 175 °C; solder balls 100 µm across on a 2002 flip-chip filter package (CSSP2) soldered to a ceramic base; FBAR filters with a cavity below the resonator, sealed under bonded silicon cap wafers with TSVs, and one design with active circuits on that cap; thin-film packages are among the thinnest for mounting straight onto an RF module; Figure 12 charts SAW packages shrinking from a ceramic SMD package of 5.0 × 5.0 × 1.35 mm in 1996 to a wafer-level package of 1.015 × 0.85 × 0.301 mm (0.26 mm³) in 2020X. Liu và cộng sự, A Review of Wafer-Level Packaging Technology for SAW and BAW Filters, Micromachines 16(3), 320, 11/3/2025 (pmc.ncbi.nlm.nih.gov): chip lọc sóng SAW được làm trên tinh thể piezoelectric, thường là lithium tantalate hoặc lithium niobate; package của chip lọc sóng SAW phải có một khoang trống phía trên vùng hoạt động; package gốm nhường chỗ cho đóng gói chip ở cấp wafer, nối dây nhường chỗ cho hàn flip chip; mái vòm màng mỏng được dựng trên một lớp hy sinh, bịt kín rồi gia cố; mái vòm dày 20 và 45 µm sụp ở 9 MPa và 175 °C; bi hàn đường kính 100 µm trên một package chip lọc sóng flip chip năm 2002 (CSSP2) hàn lên nền gốm; chip lọc sóng FBAR có khoang trống bên dưới bộ cộng hưởng, được bịt kín dưới tấm nắp wafer silicon có TSV hàn lên trên, và một thiết kế đặt mạch tích cực ngay trên tấm nắp ấy; package màng mỏng thuộc loại mỏng nhất để gắn thẳng lên module RF; Hình 12 vẽ package SAW thu nhỏ dần, từ package gốm SMD 5,0 × 5,0 × 1,35 mm năm 1996 đến package ở cấp wafer 1,015 × 0,85 × 0,301 mm (0,26 mm³) năm 2020
  2. 5.2 AnySilicon, Understanding Wafer Level Packaging, undated (anysilicon.com): “Fan in (WLCSP) is essentially a bumped die”; fan-out is “to reconstitute multiple/single chips onto an artificial wafer”, leaving space between them, so that “the interposer is larger than the die” (the page’s word for the fan-out wiring layer)AnySilicon, Understanding Wafer Level Packaging, không ghi ngày (anysilicon.com): package fan-in (WLCSP) thực chất là một die đã gắn bi hàn; fan-out đặt lại các chip đã cắt rời lên một wafer nhân tạo, chừa khoảng trống giữa chúng, nên lớp dây dẫn (trang này gọi là interposer) rộng hơn die
  3. 5.3 P. Garrou, IFTLE 305 Where is Samsung Widecon?? ; TSMC InFO found in iPhone 7, Semiconductor Digest, 27 September 2016 (semiconductor-digest.com): a Chipworks teardown confirms TSMC’s InFO in Apple’s A10 in the iPhone 7; assembled as a package-on-package, InFO “reduces the total height of PoP significantly”P. Garrou, IFTLE 305 Where is Samsung Widecon?? ; TSMC InFO found in iPhone 7, Semiconductor Digest, 27/9/2016 (semiconductor-digest.com): theo kết quả mổ xẻ của Chipworks, A10 của Apple trong iPhone 7 dùng InFO của TSMC; khi lắp thành package-on-package, InFO làm giảm đáng kể tổng chiều cao của chồng PoP
  4. 5.4 TSMC, InFO (Integrated Fan-Out) technology (tsmc.com): a wafer-level package with high-density wiring layers; InFO_PoP stacks a DRAM package on a mobile processor and, compared with flip-chip PoP, “has a thinner profile and better electrical and thermal performances because of no organic substrate and C4 bump”; TSMC has shipped InFO in high volume since 2016TSMC, công nghệ InFO (Integrated Fan-Out) (tsmc.com): kiểu đóng gói làm ở cấp wafer, dùng các lớp dây dẫn mật độ cao; InFO_PoP xếp một package DRAM chồng lên bộ xử lý di động và, so với PoP dùng flip chip, mỏng hơn, có hiệu năng điện và nhiệt tốt hơn vì không có substrate hữu cơ và bump C4; TSMC đã sản xuất hàng loạt InFO từ năm 2016
  5. 5.5 Microwaves & RF, Qualcomm to Sell Wireless Filters and Front-Ends with TDK, January 2016 (mwrf.com): most smartphones held about 35 filters in 2014 (Resonant’s count); the head of Qualcomm’s chip division told The Wall Street Journal the number was now “closer to 50”; filters let phones work across “2G to 4G LTE, Wi-Fi, satellite communications, Bluetooth”Microwaves & RF, Qualcomm to Sell Wireless Filters and Front-Ends with TDK, tháng 1/2016 (mwrf.com): năm 2014, phần lớn điện thoại thông minh có khoảng 35 chip lọc sóng (theo thống kê của Resonant); người đứng đầu mảng chip của Qualcomm nói với The Wall Street Journal rằng con số ấy nay đã gần 50; chip lọc sóng giúp điện thoại hoạt động trên nhiều công nghệ mạng, từ 2G đến 4G LTE, Wi-Fi, liên lạc vệ tinh, Bluetooth
  6. 5.6 Qualcomm, US patent 11,984,874, granted 14 May 2024 (patents.google.com): an interdigital transducer converts the RF signal “into an acoustic wave that is emitted in a cavity”, and “In this example, the cavity 120 is an air cavity”Qualcomm, bằng sáng chế Mỹ số 11.984.874, cấp ngày 14/5/2024 (patents.google.com): bộ điện cực răng lược biến tín hiệu RF thành sóng âm phát vào một khoang trống; trong ví dụ của bằng sáng chế, khoang ấy chứa không khí
  7. 5.7 US patent 6,627,966 B2, Method and device for sealing ceramic package of saw filter, priority 29 November 2000 (patents.google.com): a ceramic main body sealed with a metal case to protect the chip, which is wire-bonded insideBằng sáng chế Mỹ số 6.627.966 B2, Method and device for sealing ceramic package of saw filter, ngày ưu tiên 29/11/2000 (patents.google.com): thân gốm được hàn kín bằng nắp kim loại để bảo vệ con chip, và con chip được nối dây bên trong
  8. 5.8 Murata, Murata develops and starts volume production of world’s smallest SAW duplexers, filters, 16 July 2019 (murata.com): SAW filters “packaged in a 0.9mm x 0.7mm (length x width) form factor”, about 37% smaller than a 1.1 x 0.9 mm filter; mid-range phones for specific regions use 14 or 15 SAW devices, premium models with global compatibility “as many as 30 to 40”; the products are discrete devices, and premium models use small modules holding several SAW devices in one compact packageMurata, thông cáo về việc phát triển và bắt đầu sản xuất hàng loạt bộ song công (duplexer) và chip lọc sóng SAW nhỏ nhất thế giới, 16/7/2019 (murata.com): chip lọc sóng SAW kích thước 0,9 × 0,7 mm (dài × rộng), nhỏ hơn khoảng 37% so với loại 1,1 × 0,9 mm; điện thoại tầm trung bán theo từng khu vực dùng 14 hoặc 15 linh kiện SAW, mẫu cao cấp dùng được toàn cầu có thể cần tới 30 đến 40; các sản phẩm này là linh kiện rời, còn mẫu cao cấp dùng những module nhỏ gom nhiều linh kiện SAW trong một package nhỏ gọn
  9. 5.9 Wei et al., Design of a Novel SiP Integrated RF Front-End Module Based on SOI Switch and SAW Filter, Sensors 24(21), 6994, 30 October 2024 (pmc.ncbi.nlm.nih.gov): bare chips made in different processes, SAW filters and an SOI switch among them, combined on one compact substrate in a system-in-packageWei và cộng sự, Design of a Novel SiP Integrated RF Front-End Module Based on SOI Switch and SAW Filter, Sensors 24(21), 6994, 30/10/2024 (pmc.ncbi.nlm.nih.gov): nhiều chip trần làm bằng những quy trình khác nhau, trong đó có chip lọc sóng SAW và một chip chuyển mạch SOI, được ghép trên cùng một substrate nhỏ gọn thành một system-in-package

Chapter 6Chương 6 Side by side: chips on interposers and bridgesĐặt các chip cạnh nhau trên interposer và cầu silicon

  1. 6.1 UCIe Consortium, questions and answers on UCIe packaging technologies, 25 September 2023: standard package bump pitches “are available at 100um and higher” (uciexpress.org)UCIe Consortium, phần hỏi đáp về công nghệ đóng gói của UCIe, 25/9/2023: pitch bump của package tiêu chuẩn phổ biến từ 100 µm trở lên (uciexpress.org)
  2. 6.2 IEEE Electronics Packaging Society, Heterogeneous Integration Roadmap, 2025 Edition, Chapter 23: Wafer-Level Packaging (WLP), Rev 0.9, March 2026, a draft revision (eps.ieee.org): the performance gap between conventional organic substrates and silicon interposers; bridges placed only under the die edges that need them; 300 mm as the largest wafer in volume production; estimated area use for large packages of 58% on wafers, 76% on 310 mm and 94% on 600 mm panels; panel warpage, die shift, overlay, tools and no standard panel size; panel wiring of about 8 to 15 µm line and space in early production; InFO_oS and InFO_LSI (introduced in 2020)Hội Đóng gói Điện tử IEEE (IEEE EPS), Heterogeneous Integration Roadmap, ấn bản 2025, chương 23: Wafer-Level Packaging (WLP), bản 0.9, tháng 3/2026, bản sửa đổi dự thảo (eps.ieee.org): khoảng cách về hiệu năng giữa substrate hữu cơ thông thường và silicon interposer; cầu silicon chỉ đặt dưới những mép die cần đến; 300 mm là cỡ wafer lớn nhất đang sản xuất hàng loạt; với package lớn, ước tính tỷ lệ diện tích được dùng là 58% trên wafer, 76% trên panel 310 mm và 94% trên panel 600 mm; cong vênh, xê dịch die, độ khớp lớp, thiết bị và chưa có cỡ panel chuẩn; dây dẫn trên panel ở giai đoạn sản xuất đầu khoảng 8 đến 15 µm; InFO_oS và InFO_LSI (ra mắt năm 2020)
  3. 6.3 TSMC, CoWoS, 3DFabric technology page, read 9 October 2026 (tsmc.com): CoWoS in volume production since 2012, with the Xilinx 7V2000T among its 2012 customer products; CoWoS-S interposers up to 3.3 times the reticle (about 2,700 mm²), with CoWoS-L or CoWoS-R recommended above that; CoWoS-R’s RDL interposer of polymer and copper traces, “relatively flexible”, 2 µm line width and spacing, in volume production since 2023, buffering the CTE mismatch between chip and substrate so that “strain energy density is greatly reduced in C4 bump area”; CoWoS-L with embedded LSI bridges, in volume production since 2024TSMC, CoWoS, trang công nghệ 3DFabric, truy cập ngày 9/10/2026 (tsmc.com): CoWoS sản xuất hàng loạt từ năm 2012, Xilinx 7V2000T nằm trong các sản phẩm khách hàng năm 2012; interposer của CoWoS-S lớn tới 3,3 lần reticle (khoảng 2.700 mm²), lớn hơn thì nên dùng CoWoS-L hoặc CoWoS-R; RDL interposer của CoWoS-R làm từ polymer và dây đồng, tương đối mềm, dây rộng và cách nhau 2 µm, sản xuất hàng loạt từ năm 2023, làm đệm cho chênh lệch hệ số giãn nở nhiệt (CTE mismatch) giữa chip và substrate, nhờ đó ứng suất tại vùng bump C4 giảm hẳn; CoWoS-L có các cầu LSI gắn bên trong, sản xuất hàng loạt từ năm 2024
  4. 6.4 ASE, FOCoS-Bridge, product page, published 25 May 2023 (aseglobal.com): a silicon bridge die gives a die-edge linear density (wire/mm/layer) “nearly 200x higher than the traditional organic flip chip package”ASE, FOCoS-Bridge, trang giới thiệu sản phẩm, đăng ngày 25/5/2023 (aseglobal.com): die cầu silicon cho mật độ dây theo mép die (số dây trên mỗi milimet, mỗi lớp) cao gấp gần 200 lần so với package flip chip hữu cơ truyền thống
  5. 6.5 D. Das Sharma (UCIe Consortium), UCIe 2.0 Specification: Continuing Innovation to Drive an Open Chiplet Ecosystem, white paper, August 2024: “UCIe-2.5D at 25 µm bump pitch” (uciexpress.org)D. Das Sharma (UCIe Consortium), UCIe 2.0 Specification: Continuing Innovation to Drive an Open Chiplet Ecosystem, sách trắng, tháng 8/2024: UCIe-2.5D dùng pitch bump 25 µm (uciexpress.org)
  6. 6.6 Intel, Intel Delivers Cutting-Edge Process Technologies to the Data Center with Intel 18A and Advanced Chiplet Packaging, white paper, February 2024: EMIB’s “bump pitch scaled from 55 micron to 45 micron” (intel.com)Intel, Intel Delivers Cutting-Edge Process Technologies to the Data Center with Intel 18A and Advanced Chiplet Packaging, sách trắng, tháng 2/2024: pitch bump của EMIB giảm từ 55 xuống 45 µm (intel.com)
  7. 6.7 Xilinx, press release on the first shipments of its Virtex-7 2000T FPGA, 25 October 2011, as republished by Design & Reuse (design-reuse.com): Stacked Silicon Interconnect, “the first application of 2.5-D IC stacking”, four FPGA dies “interconnected upon a passive silicon interposer”Xilinx, thông cáo về đợt giao hàng đầu tiên của FPGA Virtex-7 2000T, 25/10/2011, do Design & Reuse đăng lại (design-reuse.com): công nghệ Stacked Silicon Interconnect, mà Xilinx gọi là ứng dụng đầu tiên của kỹ thuật xếp chồng IC 2.5D, gồm bốn die FPGA nối với nhau trên một silicon interposer thụ động
  8. 6.8 Intel Foundry, EMIB technology brief, July 2025 (intel.com): “a very small bridge die with multiple routing layers, instead of the large silicon interposer”; a tight microbump pitch “at the bridge only”; a full silicon interposer “requires all signal and power vias to traverse through the interposer”; in high-volume manufacturing since 2017; TSVs added in EMIB-T because HBM raised the need for vertical power delivery with minimal noise; a locally embedded bridge “more cost-effective” for logic-logic and logic-HBM linksIntel Foundry, tài liệu giới thiệu công nghệ EMIB, tháng 7/2025 (intel.com): một die cầu rất nhỏ có nhiều lớp dây, thay cho tấm silicon interposer lớn; microbump pitch hẹp chỉ cần ở phần cầu; silicon interposer nguyên tấm buộc mọi via tín hiệu và via cấp nguồn phải xuyên qua nó; sản xuất hàng loạt từ năm 2017; EMIB-T có thêm TSV vì HBM đòi cấp nguồn theo chiều thẳng đứng với ít nhiễu; cầu gắn cục bộ tiết kiệm chi phí hơn cho liên kết logic với logic và logic với HBM
  9. 6.9 Samsung Semiconductor, Advanced Heterogeneous Integration, foundry page, read 9 October 2026 (samsung.com): “Horizontal integration packaging is available in 2.5D Cube-S and 2.3D Cube-E/R configurations, each differentiated by interposer type”; Cube-S on a silicon interposer; Cube-E with silicon bridges embedded in an RDL interposer, “a large-area interposer enabled by FO-PLP”; Cube-R with an organic RDL interposer “enabled by PLP or WLP technologies”Samsung Semiconductor, Advanced Heterogeneous Integration, trang foundry, truy cập ngày 9/10/2026 (samsung.com): đóng gói theo chiều ngang gồm 2.5D Cube-S và 2.3D Cube-E/R, phân biệt theo loại interposer; Cube-S đặt trên silicon interposer; Cube-E có cầu silicon gắn trong RDL interposer, một interposer diện tích lớn làm được nhờ đóng gói fan-out cấp panel; Cube-R dùng organic RDL interposer, làm được nhờ công nghệ cấp panel hoặc cấp wafer
  10. 6.10 TechInsights, packaging analysis of NVIDIA’s Blackwell B200 (techinsights.com): the B200 uses the -L variant of CoWoS, with two GPU dies and eight HBM3E stacksTechInsights, phân tích cách đóng gói GPU Blackwell B200 của NVIDIA (techinsights.com): B200 dùng phiên bản -L của CoWoS, với hai die GPU và tám chồng HBM3E
  11. 6.11 Samsung Electronics, release on its I-Cube4 package, 6 May 2021, on Samsung Newsroom (news.samsung.com): I-Cube places logic dies and HBM dies side by side on a silicon interposerSamsung Electronics, thông cáo về package I-Cube4, 6/5/2021, đăng trên Samsung Newsroom (news.samsung.com): I-Cube đặt các die logic và die HBM cạnh nhau trên một silicon interposer
  12. 6.12 ASE, ASE introduces VIPack to help transform packaging solution enablement, 1 June 2022 (aseglobal.com): VIPack includes FOCoS, FOCoS-Bridge and TSV-based 2.5D and 3D ICASE, thông cáo ra mắt nền tảng VIPack, 1/6/2022 (aseglobal.com): VIPack gồm FOCoS, FOCoS-Bridge và các kiểu đóng gói 2.5D, 3D dùng TSV
  13. 6.13 TrendForce, TSMC Assigns CoW Order for the First Time, Reportedly to OSAT Provider SPIL, 6 August 2024 (trendforce.com): TSMC reported to release the first phase of CoWoS-S orders to SPILTrendForce, TSMC Assigns CoW Order for the First Time, Reportedly to OSAT Provider SPIL, 6/8/2024 (trendforce.com): TSMC được cho là giao đợt đơn hàng CoWoS-S đầu tiên cho SPIL
  14. 6.14 Amkor Technology, S-SWIFT Silicon Wafer Integrated Fan-Out, page published September 2024 (amkor.com): “a cost-effective alternative to traditional 2.5D TSV technology”; a fan-out package flip-chip mounted on a BGA substrate, with no interposerAmkor Technology, S-SWIFT Silicon Wafer Integrated Fan-Out, trang đăng tháng 9/2024 (amkor.com): một lựa chọn tiết kiệm chi phí thay cho công nghệ 2.5D dùng TSV truyền thống; package fan-out gắn flip chip lên substrate BGA, không cần interposer
  15. 6.15 UMC, Diversified Packaging Solutions (umc.com): its 2.5D interposer solution “is ready for volume production”; it supplies “2.5D TSI wafers” together with OSATsUMC, Diversified Packaging Solutions (umc.com): giải pháp interposer 2.5D của hãng sẵn sàng sản xuất hàng loạt; hãng cung cấp wafer 2.5D TSI cùng các OSAT
  16. 6.16 ASE, ASE Launches Automated 310mm Panel-Level Packaging to Accelerate AI Innovation, 26 May 2026 (aseglobal.com): a 310 mm x 310 mm panel line “expected to enter production in the first half of 2027”; up to 96,100 mm² per panel; “rising interposer sizes and declining wafer-level efficiency”ASE, thông cáo về dây chuyền đóng gói trên panel 310 mm tự động, 26/5/2026 (aseglobal.com): dây chuyền panel 310 × 310 mm dự kiến đi vào sản xuất trong nửa đầu năm 2027; tới 96.100 mm² mỗi tấm; interposer ngày càng lớn và hiệu quả sử dụng wafer ngày càng giảm
  17. 6.17 TrendForce, report on TSMC’s CoPoS pilot line, 16 June 2026 (trendforce.com): a 310 x 310 mm CoPoS (chip-on-panel-on-substrate) line; a pilot line in place and mass production expected in two to three years, as TSMC’s chairman told shareholders in early June 2026TrendForce, bài về dây chuyền thử nghiệm CoPoS của TSMC, 16/6/2026 (trendforce.com): dây chuyền CoPoS (chip-on-panel-on-substrate) cỡ 310 × 310 mm; dây chuyền thử nghiệm đã sẵn sàng và dự kiến sản xuất hàng loạt sau hai đến ba năm, theo lời chủ tịch TSMC tại đại hội cổ đông đầu tháng 6/2026
  18. 6.18 TSMC, 2025 Annual Report, chapter 5 (tsmc.com): CoWoS-L combines an “RDL-based interposer” with “embedded local silicon interconnect (LSI)”; “The development focus has shifted from the original Si interposer technology to reconfigured interposers with multiple LSIs”TSMC, báo cáo thường niên 2025, chương 5 (tsmc.com): CoWoS-L kết hợp interposer nền RDL với các cầu silicon cục bộ (LSI) gắn bên trong; trọng tâm phát triển đã chuyển từ silicon interposer nguyên bản sang các interposer ghép lại có nhiều LSI

Chapter 7Chương 7 Stacking chips: memory towers and copper bondsXếp chồng chip: từ tháp bộ nhớ đến mối nối đồng với đồng

  1. 7.1 NVIDIA, developer blog on the Rubin platform, 5 January 2026: “Up to 288 GB of HBM4 per GPU” (developer.nvidia.com); and developer blog on the Rubin GPU architecture, page dated 21 July 2026: “up to 288 GB of HBM4 memory, driven by dedicated HBM controllers and 12-Hi stacks” (developer.nvidia.com)NVIDIA, bài blog dành cho nhà phát triển về nền tảng Rubin, 5/1/2026: tối đa 288 GB HBM4 cho mỗi GPU (developer.nvidia.com); và bài blog về kiến trúc GPU Rubin, trang ghi ngày 21/7/2026: tối đa 288 GB HBM4, xếp thành các chồng 12 lớp (developer.nvidia.com)
  2. 7.2 SK hynix, SK hynix Completes World’s First HBM4 Development and Readies Mass Production, 12 September 2025 (news.skhynix.com): “There are six generations of HBM, starting with the original HBM which was followed by HBM2, HBM2E, HBM3, HBM3E, and HBM4”SK hynix, SK hynix Completes World’s First HBM4 Development and Readies Mass Production, 12/9/2025 (news.skhynix.com): HBM có sáu thế hệ, mở đầu là HBM, tiếp theo là HBM2, HBM2E, HBM3, HBM3E và HBM4
  3. 7.3 TrendForce, Following JEDEC’s HBM4 Standard, What’s Next for SK hynix, Samsung and Micron, 28 April 2025: HBM4 “supports 4-high, 8-high, 12-high, and 16-high DRAM stack configurations” (trendforce.com)TrendForce, Following JEDEC’s HBM4 Standard, What’s Next for SK hynix, Samsung and Micron, 28/4/2025: chuẩn HBM4 hỗ trợ các chồng DRAM 4, 8, 12 và 16 lớp (trendforce.com)
  4. 7.4 SK hynix newsroom, report on the memory it showed at CES 2026, January 2026: a 12-layer HBM4 of 36 GB, and a 16-layer HBM4 of 48 GB shown for the first time (news.skhynix.com)Trang tin của SK hynix, bài về các sản phẩm bộ nhớ hãng giới thiệu tại CES 2026, tháng 1/2026: HBM4 12 lớp dung lượng 36 GB, và lần đầu giới thiệu HBM4 16 lớp dung lượng 48 GB (news.skhynix.com)
  5. 7.5 AMD, AMD Ushers in a New Era of PC Gaming With Radeon R9 and R7 300 Series Graphics Line-Up Including World’s First Graphics Family With Revolutionary HBM Technology, press release, June 2015 (ir.amd.com): the Radeon R9 Fury X with HBMAMD, thông cáo báo chí ra mắt dòng card đồ họa Radeon R9 và R7 300, tháng 6/2015 (ir.amd.com): Radeon R9 Fury X dùng HBM, được AMD gọi là dòng card đồ họa đầu tiên trên thế giới có HBM
  6. 7.6 SK hynix, SK hynix Begins Volume Production of Industry’s First HBM3E, 2024 (news.skhynix.com): MR-MUF, stacking chips, “injecting liquid protective materials between them” and hardening themSK hynix, SK hynix Begins Volume Production of Industry’s First HBM3E, 2024 (news.skhynix.com): quy trình MR-MUF, xếp chồng các chip, bơm vật liệu bảo vệ dạng lỏng vào giữa chúng rồi làm đông cứng
  7. 7.7 Samsung Electronics, Samsung Develops Industry-First 36GB HBM3E 12H DRAM, 27 February 2024 (news.samsung.com): thermal compression non-conductive film (TC NCF), “allowing the 12-layer products to have the same height specification as 8-layer ones”Samsung Electronics, Samsung Develops Industry-First 36GB HBM3E 12H DRAM, 27/2/2024 (news.samsung.com): ép nhiệt với màng không dẫn điện (TC NCF) giúp sản phẩm 12 lớp có chiều cao bằng loại 8 lớp
  8. 7.8 TrendForce, report on Samsung’s and SK hynix’s hybrid-bonding timeline, 7 July 2026 (trendforce.com): 16-high HBM4E as the earliest likely use of hybrid bonding in HBMTrendForce, bài về lộ trình hybrid bonding của Samsung và SK hynix, 7/7/2026 (trendforce.com): HBM4E 16 lớp có lẽ là thế hệ sớm nhất dùng hybrid bonding
  9. 7.9 AMD (R. Agarwal), Heterogeneous Integration with 3D Packaging, slides at the IMAPS 18th International Conference on Device Packaging, March 2022: a slide titled “HYDROPHILIC DIELECTRIC-DIELECTRIC BONDING + DIRECT CU-CU BONDING”; “TSMC SoIC process”, “Cu-Cu Hybrid bonding”, “TSV pitch = Hybrid bond pitch”, “9um minimum TSV pitch” (imapsource.org)AMD (R. Agarwal), Heterogeneous Integration with 3D Packaging, bài trình bày tại hội nghị IMAPS Device Packaging lần thứ 18, tháng 3/2022: một trang có tiêu đề nói hybrid bonding gồm gắn điện môi với điện môi (bề mặt ưa nước) cộng với nối trực tiếp đồng với đồng; quy trình SoIC của TSMC, hybrid bonding đồng với đồng, pitch TSV bằng pitch mối nối hybrid, pitch TSV nhỏ nhất 9 µm (imapsource.org)
  10. 7.10 Intel, Foveros Direct 3D technology brief, November 2025: “sub-10 micron (µm) pitch”, “up to 10x finer interconnect density compared to conventional microbump technologies” (intel.com)Intel, tài liệu giới thiệu công nghệ Foveros Direct 3D, tháng 11/2025: pitch dưới 10 µm, mật độ liên kết điện dày hơn tới 10 lần so với công nghệ microbump thông thường (intel.com)
  11. 7.11 Sony, Sony Develops a Back-Illuminated CMOS Image Sensor with Pixel-Parallel A/D Converter That Enables Global Shutter Function, 13 February 2018 (sony.com): Cu-Cu (copper-copper) connection, “a technology that Sony put into mass production as a world-first in January 2016”, which “provides electrical continuity via connected Cu (copper) pads when stacking the back-illuminated CMOS image sensor section (top chip) and logic circuits (bottom chip)”Sony, thông cáo về cảm biến ảnh CMOS chiếu sáng mặt sau có bộ chuyển đổi A/D song song cho từng điểm ảnh, 13/2/2018 (sony.com): mối nối Cu-Cu (đồng với đồng), công nghệ Sony đưa vào sản xuất hàng loạt từ tháng 1/2016, theo hãng là lần đầu trên thế giới; mối nối dẫn điện qua các pad đồng khi xếp chồng phần cảm biến ảnh (chip trên) lên mạch logic (chip dưới)
  12. 7.12 TechInsights (R. Fontaine), Part 1: Chip-stacking and chip-to-chip interconnect, blog, 9 July 2019 (techinsights.com): Sony’s “first generation 6 µm pitch Cu-Cu hybrid bonding is still in wide use”, and “we’ve just documented in 2019 an evolution to 3.1 µm pitch Cu-Cu hybrid bonding in its 0.8 µm pixel generation sensor”TechInsights (R. Fontaine), Part 1: Chip-stacking and chip-to-chip interconnect, bài blog, 9/7/2019 (techinsights.com): hybrid bonding đồng với đồng thế hệ đầu của Sony, pitch 6 µm, vẫn được dùng rộng rãi; năm 2019 TechInsights ghi nhận một cảm biến của Sony (thế hệ điểm ảnh 0,8 µm) đã xuống pitch 3,1 µm
  13. 7.13 Intel, Intel Delivers Cutting-Edge Process Technologies to the Data Center with Intel 18A and Advanced Chiplet Packaging, white paper, February 2024: EMIB’s “bump pitch scaled from 55 micron to 45 micron”; “The first generation of Foveros Direct 3D will use copper bonding at a pitch of 9um while the second generation will shrink the pitch to just 3um” (intel.com)Intel, Intel Delivers Cutting-Edge Process Technologies to the Data Center with Intel 18A and Advanced Chiplet Packaging, sách trắng, tháng 2/2024: pitch bump của EMIB giảm từ 55 xuống 45 µm; Foveros Direct 3D thế hệ đầu nối đồng ở pitch 9 µm, thế hệ thứ hai sẽ thu nhỏ pitch xuống chỉ còn 3 µm (intel.com)
  14. 7.14 Intel, Foveros 2.5D technology brief, February 2026: “face-to-face (F2F) chip-on-chip bonding through an extremely fine microbump pitch of 36 µm”; Foveros 2.5D “comprises a passive base die with active die attached on top”, a base die “also known as a silicon interposer” (intel.com)Intel, tài liệu giới thiệu công nghệ Foveros 2.5D, tháng 2/2026: ghép chip lên chip mặt đối mặt (F2F) qua microbump với pitch rất nhỏ, 36 µm; Foveros 2.5D gồm một die nền thụ động, trên đó gắn die chứa mạch, và die nền này còn được gọi là silicon interposer (intel.com)
  15. 7.15 TSMC, TSMC-SoIC, 3DFabric technology page (3dfabric.tsmc.com): “The bond pitch starts from the sub-10µm rule”; “its 3nm chip stacking technology successfully entered volume production in 2025”; SoIC-X chip-on-wafer and wafer-on-wafer, where “The tight bonding pitch and thin through-silicon vias (TSVs) minimize parasitics”TSMC, TSMC-SoIC, trang công nghệ 3DFabric (3dfabric.tsmc.com): pitch mối nối bắt đầu từ dưới 10 µm; công nghệ xếp chồng chip 3 nm đã vào sản xuất hàng loạt năm 2025; có SoIC-X chip-on-wafer và wafer-on-wafer, với pitch mối nối nhỏ và các TSV mỏng giúp giảm hiệu ứng ký sinh
  16. 7.16 eeNews Europe, TSMC SoIC roadmap targets 2029 chip stacking, 29 April 2026 (eenewseurope.com): the roadmap reported after TSMC’s 2026 North America Technology Symposium “points from 6 µm pitches today towards 4.5 µm by 2029”eeNews Europe, TSMC SoIC roadmap targets 2029 chip stacking, 29/4/2026 (eenewseurope.com): theo lộ trình được đưa tin sau hội nghị công nghệ Bắc Mỹ 2026 của TSMC, pitch đi từ 6 µm hiện nay xuống 4,5 µm vào năm 2029
  17. 7.17 Synopsys, glossary entry on 3D ICs, undated (synopsys.com): “Bonding stacked dies into a single package instead of a multiple package on a PCB increases I/O density by 100x”Synopsys, mục từ điển thuật ngữ về IC 3D, không ghi ngày (synopsys.com): ghép các die xếp chồng vào một package thay vì nhiều package trên bo mạch in làm mật độ I/O tăng 100 lần
  18. 7.18 AMD, AMD 3D V-Cache Technology Drives Density and Energy Efficiency Leadership, technology page (amd.com): “>200X Interconnect Density Compared to On-Package 2D Chiplet” and “>15X Interconnect Density Compared to Micro Bump 3D”, based on AMD internal dataAMD, AMD 3D V-Cache Technology Drives Density and Energy Efficiency Leadership, trang công nghệ (amd.com): mật độ liên kết điện gấp hơn 200 lần so với chiplet 2D đặt trên cùng package, và gấp hơn 15 lần so với cách xếp chồng 3D bằng microbump, theo số liệu nội bộ của AMD
  19. 7.19 Intel Foundry, advanced packaging technology page (intel.com): Foveros-S 2.5D on a silicon interposer, Foveros-R 2.5D on an RDL interposer, and Foveros Direct 3D, “3D stacking of chiplets on active base die” with a “Cu-to-Cu hybrid bonding interface (HBI)”Intel Foundry, trang giới thiệu công nghệ đóng gói tiên tiến (intel.com): Foveros-S 2.5D trên silicon interposer, Foveros-R 2.5D trên RDL interposer, và Foveros Direct 3D, xếp chồng các chiplet lên một die nền chứa mạch, nối bằng hybrid bonding đồng với đồng
  20. 7.20 Samsung Electronics, Samsung Announces Availability of Its Silicon-Proven 3D IC Technology for High-Performance Applications, August 2020 (news.samsung.com): X-Cube, “Leveraging Samsung’s through-silicon via (TSV) technology”; a 7 nm test chip stacks SRAM on top of a logic dieSamsung Electronics, Samsung Announces Availability of Its Silicon-Proven 3D IC Technology for High-Performance Applications, tháng 8/2020 (news.samsung.com): X-Cube dựa trên công nghệ TSV của Samsung; chip thử nghiệm 7 nm xếp chồng SRAM lên trên một die logic
  21. 7.21 3DInCites (P. Garrou), IFTLE 553: Samsung Foundry Update; Amkor/ GlobalFoundries Venture, 5 April 2023, reporting the 2022 Samsung Foundry Forum (3dincites.com): X-Cube’s two dies joined “either with micro-bumps, or by bump-less Cu-to-Cu direct bonding”, with mass production of the bump-less type planned for 20263DInCites (P. Garrou), IFTLE 553: Samsung Foundry Update; Amkor/ GlobalFoundries Venture, 5/4/2023, tường thuật Samsung Foundry Forum 2022 (3dincites.com): hai die của X-Cube được nối bằng microbump hoặc nối trực tiếp đồng với đồng không cần bump, loại không bump được lên kế hoạch sản xuất hàng loạt vào năm 2026
  22. 7.22 Samsung Semiconductor, Advanced Heterogeneous Integration, foundry page, read 10 October 2026 (semiconductor.samsung.com): the 3D packages named Cube-T, “Ready for mass production using micro-bump CoW and TSV technologies”, and Cube-H, stacked “using TSV (Through Silicon Via) technology, followed by robust interconnection through hybrid Cu bonding”, with “Bumpless hybrid Cu bonding technology under development”Samsung Semiconductor, Advanced Heterogeneous Integration, trang dịch vụ foundry, truy cập ngày 10/10/2026 (semiconductor.samsung.com): các package 3D mang tên Cube-T, sẵn sàng sản xuất hàng loạt bằng microbump gắn chip lên wafer (CoW) và TSV, và Cube-H, xếp chồng bằng TSV rồi nối bằng hybrid bonding đồng, với công nghệ hybrid bonding đồng không cần bump đang được phát triển
  23. 7.23 Broadcom, Broadcom Delivers Industry’s First 3.5D F2F Technology for AI XPUs, 5 December 2024 (nasdaq.com): the 3.5D XDSiP platform, “3.5D integration, which combines 3D silicon stacking with 2.5D packaging”, up to 12 HBM stacks and more than 6,000 mm² of silicon in one packageBroadcom, Broadcom Delivers Industry’s First 3.5D F2F Technology for AI XPUs, 5/12/2024 (nasdaq.com): nền tảng 3.5D XDSiP, kết hợp xếp chồng silicon 3D với đóng gói 2.5D, tối đa 12 chồng HBM và hơn 6.000 mm² silicon trong một package
  24. 7.24 AMD, AMD CDNA 3 Architecture, white paper (amd.com): the Instinct MI300 series integrates “up to 8 vertically stacked accelerator complex dies (XCD) and 4 I/O dies (IOD)”, connected to 8 stacks of HBM, with “3D packaging technologies”AMD, sách trắng AMD CDNA 3 Architecture (amd.com): dòng Instinct MI300 tích hợp tối đa 8 die tính toán xếp chồng theo chiều dọc và 4 I/O die, nối với 8 chồng HBM, bằng công nghệ đóng gói 3D
  25. 7.25 NVIDIA, NVIDIA Blackwell Platform Arrives to Power a New Era of Computing, 18 March 2024 (nvidianews.nvidia.com): “two-reticle limit GPU dies connected by 10 TB/second chip-to-chip link into a single, unified GPU”NVIDIA, NVIDIA Blackwell Platform Arrives to Power a New Era of Computing, 18/3/2024 (nvidianews.nvidia.com): hai die GPU lớn sát giới hạn reticle, nối với nhau bằng đường truyền giữa hai chip 10 TB/s để thành một GPU thống nhất
  26. 7.26 NXP, package outline SOT1699-1: “LQFP64, plastic, low profile quad flat package; 64 terminals; 0.5 mm pitch; 10 mm x 10 mm x 1.4 mm body”, JEDEC MS-026 BCD, issued 25 January 2016 (nxp.com)NXP, bản vẽ package SOT1699-1: LQFP nhựa 64 chân, pitch 0,5 mm, thân 10 × 10 × 1,4 mm, chuẩn JEDEC MS-026 BCD, ban hành 25/1/2016 (nxp.com)
  27. 7.27 Renesas (Intersil), package outline E8.3, an 8-lead plastic dual in-line package, JEDEC MS-001-BA: leads 0.100 in (2.54 mm) apart (renesas.com)Renesas (Intersil), bản vẽ package E8.3, DIP nhựa 8 chân, chuẩn JEDEC MS-001-BA: các chân cách nhau 0,100 in (2,54 mm) (renesas.com)
  28. 7.28 Amkor Technology, FCBGA data sheet DS831F, Rev 12/20: “0.4 mm, 0.5 mm, 0.65 mm, 0.8 mm and 1.0 mm pitch BGA footprints” and a “90 µm minimum array bump pitch” (amkor.com)Amkor Technology, bảng dữ liệu FCBGA DS831F, bản 12/2020: mặt chân BGA với pitch 0,4; 0,5; 0,65; 0,8 và 1,0 mm, và pitch bump nhỏ nhất 90 µm khi xếp thành lưới (amkor.com)
  29. 7.29 Amkor Technology, ChipArray BGA (CABGA): “0.4, 0.5, 0.65, 0.75, 0.80 & 1.0 mm ball pitch available” (amkor.com)Amkor Technology, ChipArray BGA (CABGA): có các pitch bi hàn 0,4; 0,5; 0,65; 0,75; 0,80 và 1,0 mm (amkor.com)
  30. 7.30 UCIe Consortium, questions and answers on UCIe packaging technologies, 25 September 2023: standard package bump pitches “are available at 100um and higher” (uciexpress.org)UCIe Consortium, phần hỏi đáp về công nghệ đóng gói của UCIe, 25/9/2023: pitch bump của package tiêu chuẩn phổ biến từ 100 µm trở lên (uciexpress.org)
  31. 7.31 D. Das Sharma (UCIe Consortium), UCIe 2.0 Specification: Continuing Innovation to Drive an Open Chiplet Ecosystem, white paper, August 2024: “UCIe-2.5D at 25 µm bump pitch”; UCIe-3D targets bump pitches “from 9 µm down to 1 µm” (uciexpress.org)D. Das Sharma (UCIe Consortium), UCIe 2.0 Specification: Continuing Innovation to Drive an Open Chiplet Ecosystem, sách trắng, tháng 8/2024: UCIe-2.5D dùng pitch bump 25 µm; UCIe-3D nhắm tới pitch từ 9 µm xuống 1 µm (uciexpress.org)
  32. 7.32 AMD, Elevating Data Center Computing with AMD 3D V-Cache, product brief, 2021: hybrid bonds give “approximately 15 times the density versus traditional 3D stacking solutions using solder bumps” (amd.com)AMD, Elevating Data Center Computing with AMD 3D V-Cache, tài liệu giới thiệu sản phẩm, 2021: hybrid bonding cho mật độ gấp khoảng 15 lần so với cách xếp chồng 3D truyền thống dùng bump thiếc hàn (amd.com)

Chapter 8Chương 8 Many chips working as one systemLàm sao để nhiều chip vận hành như một hệ thống

  1. 8.1 UCIe Consortium, press release “Leaders in semiconductors, packaging, IP suppliers, foundries, and cloud service providers join forces to standardize chiplet ecosystem”, 2 March 2022 (uciexpress.org): the ten founding companies, Advanced Semiconductor Engineering (ASE), AMD, Arm, Google Cloud, Intel, Meta, Microsoft, Qualcomm, Samsung and TSMC, announce the formation of the consortium and the ratified UCIe 1.0 specificationUCIe Consortium, thông cáo “Leaders in semiconductors, packaging, IP suppliers, foundries, and cloud service providers join forces to standardize chiplet ecosystem”, 2/3/2022 (uciexpress.org): mười công ty sáng lập là Advanced Semiconductor Engineering (ASE), AMD, Arm, Google Cloud, Intel, Meta, Microsoft, Qualcomm, Samsung và TSMC thông báo thành lập liên minh, cùng bản đặc tả UCIe 1.0 đã được phê chuẩn
  2. 8.2 UCIe Consortium, news of its incorporation and new board members, 21 September 2022 (uciexpress.org): “two new board members, Alibaba Group and NVIDIA”UCIe Consortium, tin về việc liên minh chính thức thành lập pháp nhân và có thành viên hội đồng quản trị mới, 21/9/2022 (uciexpress.org): hai thành viên hội đồng quản trị mới là Alibaba Group và NVIDIA
  3. 8.3 UCIe Consortium, questions and answers on UCIe packaging technologies, 25 September 2023: standard package bump pitches “are available at 100um and higher” (uciexpress.org)UCIe Consortium, phần hỏi đáp về công nghệ đóng gói của UCIe, 25/9/2023: pitch bump của package tiêu chuẩn phổ biến từ 100 µm trở lên (uciexpress.org)
  4. 8.4 D. Das Sharma (UCIe Consortium), UCIe 2.0 Specification: Continuing Innovation to Drive an Open Chiplet Ecosystem, white paper, August 2024 (PDF date): “UCIe-2.5D at 25 µm bump pitch”; UCIe-3D targets bump pitches “from 9 µm down to 1 µm” (uciexpress.org)D. Das Sharma (UCIe Consortium), UCIe 2.0 Specification: Continuing Innovation to Drive an Open Chiplet Ecosystem, sách trắng, tháng 8/2024 (theo ngày của tệp PDF): UCIe-2.5D dùng pitch bump 25 µm; UCIe-3D nhắm tới pitch từ 9 µm xuống 1 µm (uciexpress.org)
  5. 8.5 NVIDIA, Blackwell architecture page, read 10 October 2026 (nvidia.com): “All NVIDIA Blackwell products feature two reticle-limited dies connected by a 10 terabytes per second (TB/s) chip-to-chip interconnect in a unified single GPU”NVIDIA, trang giới thiệu kiến trúc Blackwell, truy cập ngày 10/10/2026 (nvidia.com): mọi sản phẩm Blackwell của NVIDIA đều gồm hai die lớn tới giới hạn của reticle, nối với nhau bằng một liên kết điện tốc độ 10 TB/s, hợp thành một GPU duy nhất
  6. 8.6 Solid State Technology, Process and handling challenges for known good die, undated (semiconductor-digest.com): known good dies are unpackaged dies as reliable as packaged, tested parts; testing before the wafer is cut is often technically limited, and cutting can damage dies that passedSolid State Technology, Process and handling challenges for known good die, không ghi ngày (semiconductor-digest.com): known good die là die chưa đóng gói nhưng tin cậy ngang linh kiện đã đóng gói và kiểm thử; kiểm thử trước khi cắt wafer thường bị giới hạn về kỹ thuật, và khâu cắt có thể làm hỏng những die đã qua kiểm thử
  7. 8.7 Intel Foundry, EMIB Technology Brief, July 2025 (intel.com): unlike a small embedded bridge, “a full silicon interposer … requires all signal and power vias to traverse through the interposer”Intel Foundry, EMIB Technology Brief, 7/2025 (intel.com): khác với một cầu silicon nhỏ nhúng trong substrate, một silicon interposer trọn vẹn buộc mọi đường tín hiệu và đường nguồn phải đi xuyên qua nó
  8. 8.8 Intel, Accelerating Process Innovation, fact sheet, July 2021 (intel.com): Intel 4, previously called Intel 7nmIntel, Accelerating Process Innovation, tài liệu tóm tắt, 7/2021 (intel.com): Intel 4, trước đây gọi là Intel 7nm
  9. 8.9 TSMC, press release on its 6 nm process (N6), 16 April 2019 (pr.tsmc.com): N6, whose design rules are fully compatible with N7TSMC, thông cáo về tiến trình 6 nm (N6), 16/4/2019 (pr.tsmc.com): N6, với quy tắc thiết kế hoàn toàn tương thích với N7
  10. 8.10 Club386, Intel reveals key details about 3D Foveros chip design on Meteor Lake, 24 August 2022 (club386.com): each tile’s process and role, and the 22FFL base tileClub386, Intel reveals key details about 3D Foveros chip design on Meteor Lake, 24/8/2022 (club386.com): tiến trình và vai trò của từng tile, và tile nền làm bằng 22FFL
  11. 8.11 AMD, specification pages for the Ryzen Threadripper 3990X (amd.com), the Ryzen 7 5800X3D (amd.com) and the Ryzen 5 7600 (amd.com), and the Ryzen 7000 series launch release, 29 August 2022 (amd.com): an I/O die of “12nm (Globalfoundries)” beside CPU cores on “TSMC 7nm FinFET” in the first two; CPU cores on “TSMC 5nm FinFET” and an I/O die on “TSMC 6nm FinFET” in the Ryzen 5 7600; the Ryzen 7000 series on TSMC’s 5 nm process with “an all-new 6nm I/O die”AMD, trang thông số của Ryzen Threadripper 3990X (amd.com), Ryzen 7 5800X3D (amd.com) và Ryzen 5 7600 (amd.com), cùng thông cáo ra mắt dòng Ryzen 7000, 29/8/2022 (amd.com): I/O die 12 nm của GlobalFoundries đặt cạnh các lõi CPU trên tiến trình 7 nm FinFET của TSMC ở hai mẫu đầu; lõi CPU 5 nm và I/O die 6 nm, đều của TSMC, ở Ryzen 5 7600; dòng Ryzen 7000 làm trên tiến trình 5 nm của TSMC, kèm một I/O die 6 nm hoàn toàn mới
  12. 8.12 NVIDIA Technical Blog, How Industry Collaboration Fosters NVIDIA Co-Packaged Optics, 26 August 2025 (developer.nvidia.com): the optical engines are “solder reflown directly onto the module substrate”; the external laser source module, “a high-power, field-replaceable unit”, sits “in its own dedicated, thermally controlled environment separate from the main switch chassis”NVIDIA Technical Blog, How Industry Collaboration Fosters NVIDIA Co-Packaged Optics, 26/8/2025 (developer.nvidia.com): các khối quang được hàn thẳng lên substrate của module; module nguồn laser ngoài (external laser source) là bộ phận công suất cao, thay được ngay tại chỗ, nằm trong một khoang riêng được kiểm soát nhiệt độ, tách khỏi khung chính của bộ chuyển mạch
  13. 8.13 NVIDIA Technical Blog, Scaling AI Factories with Co-Packaged Optics for Better Power Efficiency, 18 August 2025 (developer.nvidia.com): co-packaged optics “reduces electrical signal loss from 22 dB to approximately 4 dB, achieving 3.5x power efficiency” compared with pluggable transceivers, which draw “often 30W per interface”NVIDIA Technical Blog, Scaling AI Factories with Co-Packaged Optics for Better Power Efficiency, 18/8/2025 (developer.nvidia.com): co-packaged optics giảm suy hao tín hiệu điện từ 22 dB xuống khoảng 4 dB và đạt hiệu quả điện năng gấp 3,5 lần so với bộ thu phát quang cắm rời, loại thường tiêu thụ 30 W cho mỗi cổng giao tiếp
  14. 8.14 NVIDIA, NVIDIA Vera Rubin Ramps Into Full Production to Power Agentic AI Factories Worldwide, 31 May 2026: Spectrum-X Ethernet Photonics, the co-packaged-optics Ethernet switches, now in production (nvidianews.nvidia.com)NVIDIA, NVIDIA Vera Rubin Ramps Into Full Production to Power Agentic AI Factories Worldwide, 31/5/2026: Spectrum-X Ethernet Photonics, dòng bộ chuyển mạch Ethernet dùng co-packaged optics, đã đi vào sản xuất (nvidianews.nvidia.com)
  15. 8.15 Sudarshan, Matkar, Vrudhula, Sapatnekar and Chhabria, ECO-CHIP: Estimation of Carbon Footprint of Chiplet-based Architectures for Sustainable VLSI, HPCA 2024, arXiv:2306.09434 (arxiv.org): heterogeneous integration “can reduce embodied carbon emissions by up to 30% compared to traditional monolithic systems”Sudarshan, Matkar, Vrudhula, Sapatnekar và Chhabria, ECO-CHIP: Estimation of Carbon Footprint of Chiplet-based Architectures for Sustainable VLSI, HPCA 2024, arXiv:2306.09434 (arxiv.org): tích hợp dị thể có thể giảm tới 30% lượng carbon phát thải trong quá trình chế tạo so với các hệ thống nguyên khối truyền thống
  16. 8.16 US Environmental Protection Agency, Semiconductor Industry, updated 26 February 2026 (epa.gov): manufacturers “use a variety of high GWP gases to create intricate circuitry patterns upon silicon wafers and to rapidly clean chemical vapor deposition (CVD) tool chambers”, and also use “nitrous oxide (N2O)”Cơ quan Bảo vệ Môi trường Mỹ (US EPA), Semiconductor Industry, cập nhật ngày 26/2/2026 (epa.gov): các hãng sản xuất chip dùng nhiều loại khí có tiềm năng làm nóng toàn cầu cao để khắc các hình mẫu mạch phức tạp lên wafer silicon và để làm sạch nhanh buồng máy lắng đọng hóa học từ pha hơi (CVD), và dùng cả đinitơ oxit (N2O)
  17. 8.17 US Environmental Protection Agency, Understanding Global Warming Potentials (epa.gov): “Nitrous Oxide (N2O) has a GWP 273 times that of CO2 for a 100-year timescale”; for the fluorinated gases, “The GWPs for these gases can be in the thousands or tens of thousands”Cơ quan Bảo vệ Môi trường Mỹ (US EPA), Understanding Global Warming Potentials (epa.gov): tiềm năng làm nóng toàn cầu của đinitơ oxit (N2O) gấp 273 lần CO2 tính trong 100 năm; với các khí chứa flo, con số này có thể lên tới hàng nghìn hoặc hàng chục nghìn
  18. 8.18 Qualcomm, disclosure pursuant to California AB 1305 (qualcomm.com): “a 2040 net-zero commitment” for Scopes 1, 2 and 3; “Reduce absolute Scopes 1 and 2 GHG emissions by 50% by 2030, from a 2020 base year”Qualcomm, bản công bố theo luật AB 1305 của bang California (qualcomm.com): cam kết đạt phát thải ròng bằng 0 vào năm 2040 cho cả phạm vi 1, 2 và 3; giảm 50% tổng phát thải phạm vi 1 và 2 vào năm 2030 so với năm gốc 2020
  19. 8.19 Lightwave, The challenges of co-packaged optics, 28 September 2021 (lightwaveonline.com): the laser is “the module component most likely to fail, particularly in the thermal environment in which it will operate”Lightwave, The challenges of co-packaged optics, 28/9/2021 (lightwaveonline.com): laser là bộ phận của module dễ hỏng nhất, nhất là trong môi trường nhiệt nơi nó phải hoạt động
  20. 8.20 Ansys, What is co-packaged optics?, undated (ansys.com): replacing co-packaged optics “involves pulling out the entire switch”, and buyers invested in “a specific vendor’s ecosystem” may find it hard to move to another vendorAnsys, What is co-packaged optics?, không ghi ngày (ansys.com): muốn thay phần quang của co-packaged optics phải tháo cả bộ chuyển mạch, và khách hàng đã đầu tư vào hệ sinh thái của một hãng có thể khó chuyển sang hãng khác
  21. 8.21 Microwave Journal, InP HBT Technology: Advantages, Applications and Future Challenges, 9 June 2023 (microwavejournal.com): InP has “superior peak electron velocity compared to Si” and “a higher breakdown voltage than SiGe”: “a 100 GHz SiGe circuit may have a breakdown voltage of ~1.6 V, a similar 100 GHz InP circuit can have a breakdown voltage of ~7 V”Microwave Journal, InP HBT Technology: Advantages, Applications and Future Challenges, 9/6/2023 (microwavejournal.com): InP có vận tốc electron cực đại vượt trội so với Si và điện áp đánh thủng cao hơn SiGe: một mạch SiGe làm cho tần số 100 GHz có thể có điện áp đánh thủng khoảng 1,6 V, còn một mạch InP tương tự khoảng 7 V
  22. 8.22 Microwave Journal, Heterogeneous Integration Brings Compound Semiconductors into the Age of RF CMOS, 13 June 2025 (microwavejournal.com): “applications with output power exceeding 20 dBm typically demand GaAs or GaN technologies”, with CMOS in supporting roles “in monitoring and controlling device operating conditions”Microwave Journal, Heterogeneous Integration Brings Compound Semiconductors into the Age of RF CMOS, 13/6/2025 (microwavejournal.com): ứng dụng cần công suất phát trên 20 dBm thường phải dùng công nghệ GaAs hoặc GaN, còn CMOS đảm nhận vai trò hỗ trợ là theo dõi và điều khiển điều kiện hoạt động của linh kiện
  23. 8.23 Bruker, Surface Metrology for Hybrid Bonding in Advanced Semiconductor Packaging, application note AN5001, Rev. A0, 2025 (bruker.com): “The dielectric must be exceptionally smooth”, with a root mean square roughness (Rq) of 0.1 to 0.2 nm; “the metal bonding pads must be precisely recessed within the dielectric to accommodate controlled thermal expansion”, a recess “on the order of a few nanometers”, 1 to 5 nmBruker, Surface Metrology for Hybrid Bonding in Advanced Semiconductor Packaging, ghi chú ứng dụng AN5001, bản A0, 2025 (bruker.com): lớp điện môi phải cực nhẵn, độ nhám (Rq, căn quân phương) chỉ 0,1 đến 0,2 nm; các pad kim loại phải nằm lõm vào trong lớp điện môi một khoảng chính xác để chừa chỗ cho sự giãn nở vì nhiệt có kiểm soát, độ lõm cỡ vài nanomet (1 đến 5 nm)
  24. 8.24 ASM International, ASM Unveils High-Speed ALD Process that Doubles Throughput for 45 nm High-k Gate Manufacturing, press release, 11 December 2008, filed with the SEC as exhibit 99.1 (sec.gov): an ALD process for hafnium oxide “films for 45 nm high-k gates in volume manufacturing”, already running “at Major IDM Sites”ASM International, ASM Unveils High-Speed ALD Process that Doubles Throughput for 45 nm High-k Gate Manufacturing, thông cáo báo chí, 11/12/2008, bản nộp cho SEC (phụ lục 99.1) (sec.gov): quy trình ALD tạo màng hafni oxit cho cổng high-k 45 nm trong sản xuất hàng loạt, đã chạy tại nhà máy của các IDM lớn
  25. 8.25 Steven M. George, Atomic Layer Deposition: An Overview, Chemical Reviews 110(1), 111-131, 2010, doi:10.1021/cr900056b (doi.org): how ALD worksSteven M. George, Atomic Layer Deposition: An Overview, Chemical Reviews 110(1), 111-131, 2010, doi:10.1021/cr900056b (doi.org): nguyên lý của ALD
  26. 8.26 Keren J. Kanarik and colleagues (Lam Research), Overview of atomic layer etching in the semiconductor industry, Journal of Vacuum Science & Technology A 33, 020802, March 2015, doi:10.1116/1.4913379 (doi.org): atomic layer etching removes thin layers of material in sequential, self-limiting steps, the counterpart of atomic layer depositionKeren J. Kanarik và cộng sự (Lam Research), Overview of atomic layer etching in the semiconductor industry, Journal of Vacuum Science & Technology A 33, 020802, 3/2015, doi:10.1116/1.4913379 (doi.org): atomic layer etching (ALE) lấy đi những lớp vật liệu mỏng qua các bước phản ứng tuần tự, tự giới hạn, và là phần đối ứng của lắng đọng nguyên tử (ALD)

Chapter 9Chương 9 Who packages the world's chipsAi đóng gói chip cho cả thế giới

  1. 9.1 TSMC, CoWoS, 3DFabric technology page, read 27 September 2026 (tsmc.com): CoWoS-S on a silicon interposer (in production since 2012), CoWoS-R on an interposer of polymer and copper traces (in volume since 2023), and CoWoS-L with embedded local silicon interconnect (LSI) chips (first 3.5X-reticle version in volume since 2024)TSMC, CoWoS, trang công nghệ 3DFabric, truy cập ngày 27/9/2026 (tsmc.com): CoWoS-S đặt trên silicon interposer (sản xuất từ năm 2012), CoWoS-R trên interposer làm từ polymer và dây đồng (sản xuất hàng loạt từ năm 2023), còn CoWoS-L có gắn các chip kết nối silicon cục bộ (local silicon interconnect, LSI) (bản đầu tiên cỡ 3,5 lần reticle sản xuất hàng loạt từ năm 2024)
  2. 9.2 TrendForce, ranking of the ten largest OSATs in 2024, 13 May 2025 (trendforce.com): US$41.56 billion together; ASE US$18.54 billion, Amkor US$6.32 billion, JCET US$5 billionTrendForce, bảng xếp hạng mười OSAT lớn nhất năm 2024, 13/5/2025 (trendforce.com): tổng cộng 41,56 tỷ USD; ASE 18,54 tỷ USD, Amkor 6,32 tỷ USD, JCET 5 tỷ USD
  3. 9.3 ASE Technology Holding, results for the fourth quarter and the full year of 2024, 13 February 2025 (prnewswire.com, todayir.com): for the full year 2024, packaging and testing NT$325,875 million at a 22.5% gross margin, electronics manufacturing (EMS) NT$272,550 million at 9.0%, and the group 16.3%ASE Technology Holding, kết quả kinh doanh quý 4 và cả năm 2024, 13/2/2025 (prnewswire.com, todayir.com): cả năm 2024, mảng đóng gói và kiểm thử đạt 325.875 triệu Đài tệ với biên lợi nhuận gộp 22,5%, mảng sản xuất điện tử (EMS) 272.550 triệu Đài tệ với 9,0%, cả tập đoàn 16,3%
  4. 9.4 SIA and BCG, Emerging Resilience in the Semiconductor Supply Chain, May 2024 (semiconductors.org): the whole assembly, test and packaging market, chipmakers’ own lines included, about US$95 billionSIA và BCG, Emerging Resilience in the Semiconductor Supply Chain, 5/2024 (semiconductors.org): toàn bộ thị trường lắp ráp, kiểm thử và đóng gói, kể cả dây chuyền riêng của các hãng chip, khoảng 95 tỷ USD
  5. 9.5 Gross margins of ASE (sec.gov) and Amkor (sec.gov) for 2024, computed from reported revenue and gross profit: 16.3% for the whole ASE group, its electronics assembly included, and 14.8% for AmkorBiên lợi nhuận gộp năm 2024 của ASE (sec.gov) và Amkor (sec.gov), tính từ doanh thu và lợi nhuận gộp họ công bố: 16,3% cho cả tập đoàn ASE, gồm cả mảng lắp ráp điện tử, và 14,8% cho Amkor
  6. 9.6 Amkor Technology, Form 10-K for 2025 (sec.gov): advanced products 82.8% of 2025 net sales, and a gross margin of 14.0%Amkor Technology, báo cáo 10-K năm 2025 (sec.gov): nhóm sản phẩm tiên tiến chiếm 82,8% doanh thu thuần năm 2025, biên lợi nhuận gộp 14,0%
  7. 9.7 ASE, ASE introduces VIPack to help transform packaging solution enablement, press release, 1 June 2022 (aseglobal.com): an advanced packaging platform whose options include Fanout Chip-on-Substrate (FOCoS) and FOCoS-Bridge, as well as TSV-based 2.5D and 3D packagesASE, ASE introduces VIPack to help transform packaging solution enablement, thông cáo báo chí, 1/6/2022 (aseglobal.com): nền tảng đóng gói tiên tiến gồm các lựa chọn Fanout Chip-on-Substrate (FOCoS) và FOCoS-Bridge, cùng các kiểu đóng gói 2.5D và 3D dùng TSV
  8. 9.8 TrendForce, TSMC Assigns CoW Order for the First Time, Reportedly to OSAT Provider SPIL, 6 August 2024 (trendforce.com): TSMC reportedly releasing a first phase of CoWoS-S orders to SPILTrendForce, TSMC Assigns CoW Order for the First Time, Reportedly to OSAT Provider SPIL, 6/8/2024 (trendforce.com): theo tin đưa, TSMC giao giai đoạn đầu các đơn hàng CoWoS-S cho SPIL
  9. 9.9 Amkor Technology, S-SWIFT Silicon Wafer Integrated Fan-Out (amkor.com): ‘a cost-effective alternative to traditional 2.5D TSV technology’, with no interposerAmkor Technology, S-SWIFT Silicon Wafer Integrated Fan-Out (amkor.com): một lựa chọn rẻ hơn thay cho công nghệ 2.5D dùng TSV truyền thống, không cần interposer
  10. 9.10 UMC, Diversified Packaging Solutions (umc.com): a 2.5D interposer solution that ‘is ready for volume production’UMC, Diversified Packaging Solutions (umc.com): giải pháp interposer 2.5D đã sẵn sàng cho sản xuất hàng loạt
  11. 9.11 Electronics Weekly, reporting Yole Group, 25 September 2026 (electronicsweekly.com): Yole forecasts the high-end slice to grow about 27% a year from 2025 to 2031; Intel, TSMC, YMTC, SK hynix, Samsung and Micron took about 97% of its 2025 revenue; “By application, 3D NAND with wafer-to-wafer hybrid bonding is currently the largest segment by revenue”Electronics Weekly, dẫn số liệu của Yole Group, 25/9/2026 (electronicsweekly.com): Yole dự báo phân khúc cao cấp tăng khoảng 27% mỗi năm từ năm 2025 đến năm 2031; Intel, TSMC, YMTC, SK hynix, Samsung và Micron chiếm khoảng 97% doanh thu năm 2025 của phân khúc này; xét theo ứng dụng, 3D NAND ghép wafer với wafer bằng hybrid bonding hiện là mảng có doanh thu lớn nhất
  12. 9.12 Yole Group, Status of the Advanced Packaging Industry 2025, as reported by the Edge AI and Vision Alliance, 2 September 2025 (edge-ai-vision.com), and Bits&Chips, 3 September 2025 (bits-chips.com): US$46 billion in 2024, US$79.4 billion forecast for 2030Yole Group, Status of the Advanced Packaging Industry 2025, theo Edge AI and Vision Alliance, 2/9/2025 (edge-ai-vision.com), và Bits&Chips, 3/9/2025 (bits-chips.com): 46 tỷ USD năm 2024, dự báo 79,4 tỷ USD năm 2030
  13. 9.13 TSMC, earnings call transcripts for 4Q24, 16 January 2025 (investor.tsmc.com), and 1Q26, 16 April 2026 (investor.tsmc.com): CoWoS capacity that cannot meet customers’ need, and supply still very tightTSMC, biên bản buổi báo cáo kết quả kinh doanh với nhà đầu tư quý 4/2024, 16/1/2025 (investor.tsmc.com), và quý 1/2026, 16/4/2026 (investor.tsmc.com): công suất CoWoS không đáp ứng nổi nhu cầu khách hàng, và nguồn cung vẫn rất eo hẹp
  14. 9.14 TSMC, earnings call transcript for 2Q26, 16 July 2026 (investor.tsmc.com): C.C. Wei, ‘our packaging capacity is so tight that now it limits my customers’ growth’TSMC, biên bản buổi báo cáo kết quả kinh doanh với nhà đầu tư quý 2/2026, 16/7/2026 (investor.tsmc.com): ông C.C. Wei nói công suất đóng gói của TSMC eo hẹp đến mức đang kìm hãm sự tăng trưởng của khách hàng
  15. 9.15 Astute Group, reporting a Morgan Stanley note, 4 August 2025 (astutegroup.com): about 1 million wafers of CoWoS demand in 2026, 595,000 of them NVIDIA’sAstute Group, dẫn một báo cáo của Morgan Stanley, 4/8/2025 (astutegroup.com): nhu cầu CoWoS khoảng 1 triệu wafer năm 2026, trong đó 595.000 của NVIDIA
  16. 9.16 Phil Garrou, Insights From Leading Edge (IFTLE) 305, Semiconductor Digest, 27 September 2016 (semiconductor-digest.com): TSMC’s InFO fan-out package in Apple’s A10 processor (iPhone 7); and TSMC, InFO, 3DFabric technology page, read 9 October 2026 (tsmc.com): “Integrated Fan-Out (InFO) Wafer Level Packaging”; “TSMC has been shipping InFO in high volume since 2016”Phil Garrou, Insights From Leading Edge (IFTLE) 305, Semiconductor Digest, 27/9/2016 (semiconductor-digest.com): kiểu đóng gói fan-out InFO của TSMC trong bộ xử lý A10 của Apple (iPhone 7); và TSMC, InFO, trang công nghệ 3DFabric, truy cập ngày 9/10/2026 (tsmc.com): InFO là kiểu đóng gói fan-out ở cấp wafer, được TSMC sản xuất hàng loạt từ năm 2016
  17. 9.17 Apple Newsroom, Apple unveils M1 Ultra, the world’s most powerful chip for a personal computer, 8 March 2022 (apple.com): UltraFusion ‘uses a silicon interposer that connects the chips across more than 10,000 signals’Apple Newsroom, Apple unveils M1 Ultra, the world’s most powerful chip for a personal computer, 8/3/2022 (apple.com): UltraFusion dùng một silicon interposer nối hai con chip qua hơn 10.000 đường tín hiệu
  18. 9.18 Semiconductor Industry Association, Global Annual Semiconductor Sales Increase 25.6% to $791.7 Billion in 2025, 6 February 2026 (semiconductors.org): US$630.5 billion in 2024, US$791.7 billion in 2025, and 2026 sales ‘projected to reach roughly $1 trillion’Hiệp hội Công nghiệp Bán dẫn Mỹ (SIA), Global Annual Semiconductor Sales Increase 25.6% to $791.7 Billion in 2025, 6/2/2026 (semiconductors.org): 630,5 tỷ USD năm 2024, 791,7 tỷ USD năm 2025, và doanh số năm 2026 dự kiến đạt khoảng 1 nghìn tỷ USD
  19. 9.19 WSTS, Global Semiconductor Market Surges Beyond USD 1.5 Trillion in 2026 Driven by Extraordinary Memory Expansion, spring forecast, 2 June 2026 (wsts.org): the world chip market “projected to grow 90 percent in 2026, reaching USD 1.51 trillion”, a rise “overwhelmingly driven by the Memory segment, which is forecast to surge by around 250 percent year over year, reaching more than USD 800 billion in 2026”WSTS, Global Semiconductor Market Surges Beyond USD 1.5 Trillion in 2026 Driven by Extraordinary Memory Expansion, dự báo mùa xuân, 2/6/2026 (wsts.org): thị trường chip thế giới dự kiến tăng 90% trong năm 2026, đạt 1,51 nghìn tỷ USD, phần tăng chủ yếu nhờ chip nhớ, mảng được dự báo tăng khoảng 250% so với năm trước, lên hơn 800 tỷ USD
  20. 9.20 WSTS, Global Semiconductor Market records exceptional growth in Q2 2026, 6 August 2026 (wsts.org): “The global semiconductor market reached 702 billion US dollars in the first half of 2026”; the release’s PDF prints the dateline “August 6, 2025”, a slip, since its title and file name say 2026WSTS, Global Semiconductor Market records exceptional growth in Q2 2026, 6/8/2026 (wsts.org): doanh số chip toàn cầu nửa đầu năm 2026 đạt 702 tỷ USD; bản PDF của thông cáo in ngày “August 6, 2025”, một lỗi đánh máy, vì tiêu đề và tên tệp đều ghi năm 2026
  21. 9.21 ASE Technology Holding, results for the fourth quarter and the full year of 2025, 5 February 2026 (prnewswire.com): net revenues NT$645,388 million, of which packaging, testing and materials (ATM) NT$389,228 millionASE Technology Holding, kết quả kinh doanh quý 4 và cả năm 2025, 5/2/2026 (prnewswire.com): doanh thu thuần 645.388 triệu Đài tệ, trong đó mảng đóng gói, kiểm thử và vật liệu (ATM) 389.228 triệu Đài tệ
  22. 9.22 Amkor Technology, results for the fourth quarter and full year 2025, Form 8-K exhibit 99.1, 9 February 2026 (sec.gov): net sales of US$6.71 billion, up 6% on 2024Amkor Technology, kết quả kinh doanh quý 4 và cả năm 2025, phụ lục 99.1 của báo cáo 8-K, 9/2/2026 (sec.gov): doanh thu thuần 6,71 tỷ USD, tăng 6% so với năm 2024

Chapter 10Chương 10 Where Vietnam can enter, and who does the workViệt Nam có thể bắt đầu từ đâu, và nghề đóng gói chip cần những ai

  1. 10.1 Colley Hwang, Industry watch: The expensive semiconductor game, DIGITIMES, 21 December 2021: DIGITIMES estimates a 12-inch fab with a monthly output of 50,000 wafers costs US$2.4 billion at 90 nm, US$6 billion at 28 nm and US$16 billion at 5 nm (digitimes.com)Colley Hwang, Industry watch: The expensive semiconductor game, DIGITIMES, 21/12/2021: DIGITIMES ước tính một fab 12 inch với sản lượng 50.000 wafer mỗi tháng tốn 2,4 tỷ USD ở 90 nm, 6 tỷ USD ở 28 nm và 16 tỷ USD ở 5 nm (digitimes.com)
  2. 10.2 Tom’s Hardware, Firm predicts it will cost $28 billion to build a 2nm fab and $30,000 per wafer, 22 December 2023: IBS estimates about US$28 billion for a 2 nm fab of roughly 50,000 wafer starts a month, up from about US$20 billion for 3 nm (tomshardware.com)Tom’s Hardware, Firm predicts it will cost $28 billion to build a 2nm fab and $30,000 per wafer, 22/12/2023: IBS ước tính một fab 2 nm công suất khoảng 50.000 wafer mỗi tháng tốn khoảng 28 tỷ USD, so với khoảng 20 tỷ USD ở 3 nm (tomshardware.com)
  3. 10.3 VietNamNet, 1 May 2025, on CT Semiconductor’s assembly, packaging and test plant in Bình Dương: phase 2 began on 30 April 2025 and costs nearly US$100 million, clean room, tools and factory software included (vietnamnet.vn)VietNamNet, 1/5/2025, về nhà máy lắp ráp, đóng gói và kiểm thử chip của CT Semiconductor ở Bình Dương: giai đoạn 2 khởi công ngày 30/4/2025, vốn gần 100 triệu USD, gồm phòng sạch, máy móc thiết bị và phần mềm quản lý nhà máy (vietnamnet.vn)
  4. 10.4 Viet Nam News, $1.6 billion semiconductor plant inaugurated in Bắc Ninh, 11 October 2023: Amkor’s plant, with a total investment of US$1.6 billion by 2035; the initial phase, US$520 million, provides system-in-package assembly and test (vietnamnews.vn)Viet Nam News, $1.6 billion semiconductor plant inaugurated in Bắc Ninh, 11/10/2023: nhà máy của Amkor, tổng vốn đầu tư 1,6 tỷ USD đến năm 2035; giai đoạn đầu 520 triệu USD, lắp ráp và kiểm thử theo kiểu system-in-package (vietnamnews.vn)
  5. 10.5 SK hynix, SK hynix Signs Investment Agreement of Advanced Chip Packaging with Indiana, 3 April 2024 (news.skhynix.com): an estimated US$3.87 billion for an advanced packaging fabrication and R&D facility in West Lafayette, IndianaSK hynix, SK hynix Signs Investment Agreement of Advanced Chip Packaging with Indiana, 3/4/2024 (news.skhynix.com): khoảng 3,87 tỷ USD cho một cơ sở sản xuất và nghiên cứu, phát triển đóng gói tiên tiến ở West Lafayette, bang Indiana
  6. 10.6 Micron, Micron breaks ground on new HBM advanced packaging facility in Singapore, 8 January 2025 (micron.gcs-web.com): an approximate US$7 billion investment over the next several years, with operations scheduled to begin in 2026Micron, Micron breaks ground on new HBM advanced packaging facility in Singapore, 8/1/2025 (micron.gcs-web.com): khoảng 7 tỷ USD đầu tư trong vài năm tới, nhà máy dự kiến đi vào hoạt động năm 2026
  7. 10.7 Amkor Technology, Amkor Technology Announces Phase 2 of Arizona Advanced Packaging and Test Campus; Expands Investment to $12 Billion, 8 September 2026, as published by Business Wire (finviz.com): the project’s planned investment raised to approximately US$12 billionAmkor Technology, Amkor Technology Announces Phase 2 of Arizona Advanced Packaging and Test Campus; Expands Investment to $12 Billion, 8/9/2026, bản đăng qua Business Wire (finviz.com): tổng vốn dự kiến của dự án được nâng lên khoảng 12 tỷ USD
  8. 10.8 National Statistics Office of Viet Nam (Cục Thống kê, Ministry of Finance), Dự báo dân số Việt Nam giai đoạn 2024-2074 (Vietnam’s population forecast, 2024-2074), December 2025 (nso.gov.vn), § 3.3, p. 43, and p. 51: in the golden population period the overall dependency ratio is under 50%, “cứ hai người trong độ tuổi lao động từ 15-64 tuổi gánh một người ở độ tuổi phụ thuộc” (every two people aged 15 to 64 support one dependant); “Việt Nam được dự báo kết thúc thời kỳ dân số vàng vào năm 2036” (Vietnam is forecast to end its golden population period in 2036)Cục Thống kê (Bộ Tài chính), Dự báo dân số Việt Nam giai đoạn 2024-2074, tháng 12/2025 (nso.gov.vn), mục 3.3, tr. 43, và tr. 51: ở thời kỳ cơ cấu dân số vàng, tỷ số phụ thuộc chung thường dưới 50%, “tức là cứ hai người trong độ tuổi lao động từ 15-64 tuổi gánh một người ở độ tuổi phụ thuộc”; “Việt Nam được dự báo kết thúc thời kỳ dân số vàng vào năm 2036”
  9. 10.9 Báo Lào Cai, Việt Nam sẽ kết thúc thời kỳ cơ cấu dân số vàng vào năm 2036 (Vietnam will end its golden population period in 2036), 23 December 2025 (baolaocai.vn): the Statistics Office (Ministry of Finance), at a workshop held with UNFPA, forecast that the golden population period would close in 2036Báo Lào Cai, Việt Nam sẽ kết thúc thời kỳ cơ cấu dân số vàng vào năm 2036, 23/12/2025 (baolaocai.vn): Cục Thống kê (Bộ Tài chính), tại một sự kiện tổ chức cùng UNFPA, dự báo thời kỳ cơ cấu dân số vàng sẽ khép lại vào năm 2036
  10. 10.10 Smit, W., Burgers, T., Lê Quân and Trần Sắc Phước, Hiện trạng và Tương lai Hệ sinh thái Bán dẫn Việt Nam 2026: Phân tích các hoạt động xây dựng hệ sinh thái và vai trò của Nhà đầu tư then chốt (the state and future of Vietnam’s semiconductor ecosystem, 2026: an analysis of ecosystem-building activities and the role of keystone investors), Fulbright University Vietnam, full report, OSF/SocArXiv preprint, 2026, CC-BY 4.0, a study commissioned by Intel Products Vietnam (doi.org/10.31235/osf.io/2w75u_v1), p. 49: in assembly, test and packaging (ATP), the stage where Intel Vietnam mainly operates, innovation “ưu tiên cải tiến quy trình” (puts process improvement first): higher yield and throughput, fewer defectsSmit, W., Burgers, T., Lê Quân và Trần Sắc Phước, Hiện trạng và Tương lai Hệ sinh thái Bán dẫn Việt Nam 2026: Phân tích các hoạt động xây dựng hệ sinh thái và vai trò của Nhà đầu tư then chốt, Đại học Fulbright Việt Nam, báo cáo đầy đủ, bản tiền ấn phẩm OSF/SocArXiv, 2026, giấy phép CC-BY 4.0, nghiên cứu do Intel Products Vietnam đặt hàng (doi.org/10.31235/osf.io/2w75u_v1), tr. 49: ở khâu lắp ráp, kiểm thử và đóng gói (ATP), nơi Intel Việt Nam chủ yếu vận hành, đổi mới sáng tạo ưu tiên cải tiến quy trình: tăng tỷ lệ sản phẩm tốt, tăng sản lượng, giảm lỗi
  11. 10.11 Intel, Annual Report on Form 10-K for 2024: assembly and test facilities in Costa Rica, China, Malaysia and Vietnam, and packaging facilities in the United States, Costa Rica, Vietnam and Malaysia (sec.gov)Intel, Báo cáo thường niên năm 2024 theo mẫu 10-K: cơ sở lắp ráp và kiểm thử ở Costa Rica, Trung Quốc, Malaysia và Việt Nam, cơ sở đóng gói ở Mỹ, Costa Rica, Việt Nam và Malaysia (sec.gov)
  12. 10.12 SIA and BCG, Emerging Resilience in the Semiconductor Supply Chain, May 2024, pp. 20, 21 (Exhibit 13) and 23, notes 25 and 27: Vietnam ‘is projected to increase its share of global ATP capacity from less than 1% to 9% of global ATP capacity by 2032’, the authors’ own projection; capacity is measured by the floor space of the facilities (note 27) (semiconductors.org)SIA và BCG, Emerging Resilience in the Semiconductor Supply Chain, tháng 5/2024, tr. 20, 21 (Exhibit 13) và 23, chú thích 25 và 27: các tác giả dự báo thị phần năng lực lắp ráp, kiểm thử và đóng gói (ATP) của Việt Nam trên thế giới sẽ tăng từ dưới 1% lên 9% vào năm 2032; năng lực được đo bằng diện tích nhà xưởng (chú thích 27) (semiconductors.org)
  13. 10.13 Intel, press release, 29 October 2010, on opening its plant at the Saigon Hi-Tech Park in Ho Chi Minh City, ’the largest and most advanced assembly and test facility in Intel’s global manufacturing network’ (intel.co.jp)Intel, thông cáo báo chí, 29/10/2010, về việc khánh thành nhà máy tại Khu Công nghệ cao TP. Hồ Chí Minh, cơ sở lắp ráp và kiểm thử lớn nhất, hiện đại nhất trong mạng lưới sản xuất toàn cầu của Intel (intel.co.jp)
  14. 10.14 Intel Newsroom, Intel invests additional $475 million in Vietnam, 26 January 2021: the new investment takes Intel’s total investment in its Vietnam assembly and test facility to US$1.5 billion, on top of the US$1 billion first announced in 2006 (intel.com)Trang tin Intel, Intel invests additional $475 million in Vietnam, 26/1/2021: khoản đầu tư mới nâng tổng vốn Intel đầu tư vào cơ sở lắp ráp và kiểm thử ở Việt Nam lên 1,5 tỷ USD, cộng thêm vào khoản 1 tỷ USD công bố lần đầu năm 2006 (intel.com)
  15. 10.15 VietnamPlus, Thủ tướng thăm công ty đầu tiên sản xuất chip bán dẫn tại miền Bắc (The Prime Minister visits the first chip company in the North), 23 December 2023: Hana Micron Vina packages and tests chips at one plant in Yên Phong, Bắc Ninh, and another in the Vân Trung industrial park, Việt Yên, Bắc Giang. The article gives ’the plant’ a total investment of nearly US$600 million, in the sentence after the two plants, and the visit was to Vân Trung (vietnamplus.vn)VietnamPlus, Thủ tướng thăm công ty đầu tiên sản xuất chip bán dẫn tại miền Bắc, 23/12/2023: Hana Micron Vina đóng gói và kiểm thử chip tại một nhà máy ở Yên Phong (Bắc Ninh) và một nhà máy ở Khu công nghiệp Vân Trung, Việt Yên (Bắc Giang). Bài báo nêu nhà máy có tổng vốn đầu tư gần 600 triệu USD, ngay sau câu nói về hai nhà máy, và chuyến thăm diễn ra tại Vân Trung (vietnamplus.vn)
  16. 10.16 Samsung Electro-Mechanics, Samsung Electro-Mechanics, Q1 2025 Business Performance, press release, 29 April 2025 (samsungsem.com): FCBGA growth expected from “stabilizing mass production at its new Vietnam factory, which began full-scale operation last year”Samsung Electro-Mechanics, Samsung Electro-Mechanics, Q1 2025 Business Performance, thông cáo báo chí, 29/4/2025 (samsungsem.com): hãng kỳ vọng doanh thu FCBGA tăng nhờ ổn định sản xuất hàng loạt ở nhà máy mới tại Việt Nam, nhà máy đã vận hành toàn diện từ năm trước, tức năm 2024
  17. 10.17 Samsung Electro-Mechanics, Samsung Electro-Mechanics makes large-scale investment in semiconductor package substrates, press release, 23 December 2021 (samsungsem.com): the board decided “to invest a total of $850 million in the establishment of FCBGA (Flip-chip Ball Grid Array) production facilities and infrastructure for its Vietnamese production plant”; “The investment will be executed in phases until 2023”Samsung Electro-Mechanics, Samsung Electro-Mechanics makes large-scale investment in semiconductor package substrates, thông cáo báo chí, 23/12/2021 (samsungsem.com): hội đồng quản trị quyết định đầu tư tổng cộng 850 triệu USD xây dựng cơ sở sản xuất và hạ tầng cho substrate FCBGA (flip-chip ball grid array) tại nhà máy ở Việt Nam; khoản đầu tư được giải ngân theo từng giai đoạn đến năm 2023
  18. 10.18 Viet Nam News, First advanced packaging project to be built in Đà Nẵng, 10 June 2025: the VSAP LAB joint-stock company’s advanced-packaging laboratory, ‘with an investment of 1.8 trillion (US$72 million)’, aimed to be operational in the third quarter of 2026 (a later report, Local business starts advanced packaging lab project, 8 August 2025, says the fourth quarter); VSAP Lab calls its model a ’lab-fab’, for advanced-packaging research, design, prototyping and pilot manufacturing (vietnamnews.vn, 8 August 2025, vsaplab.com)Viet Nam News, First advanced packaging project to be built in Đà Nẵng, 10/6/2025: phòng thí nghiệm đóng gói tiên tiến của công ty cổ phần VSAP LAB, vốn đầu tư 1.800 tỷ đồng (72 triệu USD), dự kiến đi vào hoạt động trong quý 3/2026 (một bài sau đó, Local business starts advanced packaging lab project, 8/8/2025, ghi quý 4); VSAP Lab gọi mô hình của mình là lab-fab, dành cho nghiên cứu, thiết kế, chế tạo mẫu và sản xuất thử nghiệm đóng gói tiên tiến (vietnamnews.vn, 8/8/2025, vsaplab.com)
  19. 10.19 TechNode Global, Chipmaker Intel to invest $2.6B more in Vietnam, $4.1B in total, 12 June 2026 (technode.global), and Viet Nam News, Intel celebrates two decades of investment in Việt Nam, 13 June 2026 (vietnamnews.vn): Intel ‘is set to invest $2.6 billion more in Vietnam, raising the total investment to $4.1 billion’, as the chipmaker ‘said in a statement’ (TechNode), a commitment it ‘reaffirmed’ at its 20th anniversary in the country (Viet Nam News)TechNode Global, Chipmaker Intel to invest $2.6B more in Vietnam, $4.1B in total, 12/6/2026 (technode.global), và Viet Nam News, Intel celebrates two decades of investment in Việt Nam, 13/6/2026 (vietnamnews.vn): Intel sẽ đầu tư thêm 2,6 tỷ USD vào Việt Nam, nâng tổng vốn đầu tư lên 4,1 tỷ USD, theo thông cáo của hãng (TechNode), một cam kết hãng tái khẳng định nhân dịp kỷ niệm 20 năm có mặt tại Việt Nam (Viet Nam News)
  20. 10.20 Government of Vietnam, policy portal, Khởi công xây dựng nhà máy chế tạo chip bán dẫn đầu tiên tại Việt Nam (groundbreaking of the first chip fab in Vietnam), 21 January 2026 (groundbreaking held on 16 January) (xaydungchinhsach.chinhphu.vn): Viettel’s fab at the Hòa Lạc High-Tech Park, Hà Nội, with trial production planned by the end of 2027Cổng thông tin Chính phủ, Khởi công xây dựng nhà máy chế tạo chip bán dẫn đầu tiên tại Việt Nam, 21/1/2026 (lễ khởi công ngày 16/1) (xaydungchinhsach.chinhphu.vn): nhà máy của Viettel tại Khu Công nghệ cao Hòa Lạc, Hà Nội, dự kiến sản xuất thử vào cuối năm 2027
  21. 10.21 Prime Minister of Vietnam, Decision 1017/QĐ-TTg of 21 September 2024, approving the programme to develop human resources for the semiconductor industry to 2030, with a vision to 2050, text on caselaw.vn (caselaw.vn): at least 50,000 people at university level or above, including at least 15,000 in design and at least 35,000 in manufacturing, packaging, testing and other stagesThủ tướng Chính phủ, Quyết định số 1017/QĐ-TTg ngày 21/9/2024 phê duyệt Chương trình Phát triển nguồn nhân lực ngành công nghiệp bán dẫn đến năm 2030, định hướng đến năm 2050, văn bản trên caselaw.vn (caselaw.vn): ít nhất 50.000 nhân lực trình độ đại học trở lên, trong đó ít nhất 15.000 người ở khâu thiết kế và ít nhất 35.000 người ở các khâu sản xuất, đóng gói, kiểm thử và các khâu khác
  22. 10.22 John H. Lau, Chiplet Design and Heterogeneous Integration Packaging, Springer, 2023 (books.google.com)John H. Lau, Chiplet Design and Heterogeneous Integration Packaging, Springer, 2023 (books.google.com)
  23. 10.23 Rao Tummala, Fundamentals of Device and Systems Packaging: Technologies and Applications, 2nd edition, McGraw Hill, 2019 (mheducation.com)Rao Tummala, Fundamentals of Device and Systems Packaging: Technologies and Applications, ấn bản thứ hai, McGraw Hill, 2019 (mheducation.com)
  24. 10.24 Behzad Razavi, Design of Analog CMOS Integrated Circuits, 2nd edition, McGraw Hill, 2017 (mheducation.com)Behzad Razavi, Design of Analog CMOS Integrated Circuits, ấn bản thứ hai, McGraw Hill, 2017 (mheducation.com)
  25. 10.25 Acquired, hosted by Ben Gilbert and David Rosenthal, TSMC, season 9, episode 3, 7 September 2021 (acquired.fm): TSMC, which Morris Chang founded in 1987 after his career at Texas InstrumentsAcquired, do Ben Gilbert và David Rosenthal thực hiện, tập TSMC, mùa 9, tập 3, 7/9/2021 (acquired.fm): TSMC, công ty Morris Chang sáng lập năm 1987 sau quãng thời gian làm việc ở Texas Instruments